Leçon 3 Logique séquentielle en VHDL

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Instructions séquentielles

VHDL propose 3 principales instructions concurrentes :

1. Les instanciations de composants 

2. les affectations concurrentes de signaux, qui peuvent être conditionnelles

3. Les processus, qui offrent la possibilité d'utiliser des instructions séquentielles.

Nous avons déjà manipulé les deux premiers types, Cette séance va nous permettre de maîtriser le troisième!

Par construction même d'un circuit électronique, les différentes structures d'un programme vhdl s'exécutent en parallèle les unes des autres. VHDL définit également la notion de tâches parallèles. Ces tâches sont appelées process. Toutes les instructions concurrentes sont en fait des process mais la déclaration explicite de process par le mot clé process permet de construire sa propre instruction par le biais d'instructions séquentielles internes au process. Un process peut avoir des variables locales. 

1. Un processus est vu comme une boucle infinie, lorsqu'il arrive à la fin du code, il reprend automatiquement au début. L'ordre des instructions à l’intérieur du PROCESS est ici respecté à la différénce de l'architecture où il n'est pas pris en compte! On observe trois phases du PROCESS : veille, activation, exécution 

2. Un processus peut être sensible à des points d'arrêt de façon à le synchroniser.  La synchronisation est indiquée par un point d'arrêt qui est un événement particulier. Il existe 2 types de points d'arrêts :

   • Le processus est associé à une "liste de sensibilité" qui contient une liste de signaux qui réveillent le processus lors d'un changement d'un des signaux. Le processus est placé en veille si aucun signaux ne changent d'état ( '0' ou '1'...) à chaque début d'exécution de la boucle infinie. Le changement d'état peut alors être testé sur un signal S de la liste au sein du process. Sa syntaxe est S'event.

   • Le processus autorise des instructions d'arrêt wait dans sa description interne. Le wait est sensible soit à un signal soit à un temps physique. Il n'est pas recommandé d'utiliser le wait pour synthétiser un circuit. Dans nos TPs nous utiliserons le wait exclusivement pour la génération de programmes de simulation, en utilisant cette notion de temps physique afin de produire un stimuli  pour le circuit testé...

3. Il existe des variables utilisables dans les process. Les variables sont internes au processus et sont affectées immédiatement, contrairement aux signaux qui eux ne sont pas affectés directement mais mis à jour en fin de processus avec la nouvelle valeur. C'est vraiment  différent de la programmation en C ou Java  ici !!!!!

• • • • 1. Lu sur Wikipedia

           1. 1. 1. Le VHDL a deux aspects qui peuvent être contradictoires. Lorsqu'il s'agit d'écrire un modèle comportemental qui sera simplement simulé, le langage est compilé puis exécuté par le simulateur. Par contre lorsqu'il s'agit de décrire un circuit qui sera créé par un synthétiseur, la philosophie est sensiblement différente. L'outil de synthèse, devant transformer l'ensemble du code fourni en une implémentation à base de portes logiques, est conçu pour fonctionner de manière très cadrée. Il est nécessaire de pouvoir lui fournir une description claire (dont la synthèse correspond à l'architecture recherchée) tout en étant le moins spécifique possible (afin de permettre à l'outil d'optimiser au maximum le circuit généré).

                 2. Par exemple, si l'on désire générer une fonction de logique combinatoire (indépendante de toute horloge), il faudra affecter l'ensemble des sorties à chaque appel du process, sans quoi l'outil de synthèse, considérant que les sorties non assignées conservent leur ancienne valeur, placera des bascules D en sortie de chaque sortie non affectée. Cette solution est alors très mauvaise, puisqu'elle transforme la fonction en une fonction de logique séquentielle, donc dépendant d'une horloge (qui de plus est spécifiée par l'outil de synthèse, hors de contrôle du concepteur).

                 3. Cette différence implique un grand travail en amont et en aval du codage, le circuit décrit doit avoir déjà été pensé avant d'être codé et il doit être vérifié après conception, en considérant le nombre de portes et les caractéristiques d'implantation, afin de s'assurer qu'aucune erreur de description n'est présente. Ces contraintes très fortes sur le programmeur entraînent l'adoption de guides de conduites et de méthodes de codage très strictes.

                 4. Ces grandes différences avec un langage de programmation comme le C font du VHDL un langage à part, plus proche de l'électronique que de l'informatique. Il n'est d'ailleurs pas rare de voir implémenté sur des FPGA des architectures de micro-contrôleurs, eux-mêmes programmés en assembleur ou en C dans la suite du projet.

Instructions conditionnelles

Un exemple simple de process consiste à décrire une fonction logique, il suffit de ne pas utiliser d'horloge ( on verra çà la semaine prochaine ) et de relancer le process chaque fois qu'une des entrées de la table de vérité change d'état! on utilise la liste de sensibilité. Voici un code  VHDL :

ENTITY mux4_1 IS

PORT (e3, e2, e1, e0 : IN BIT;

c : IN INTEGER RANGE 0 TO 3;

s : OUT BIT);

END mux4_1;

ARCHITECTURE archi1 OF mux4_1 IS

BEGIN

PROCESS(c, e0, e1, e2, e3)

BEGIN

IF (c = 0) THEN 

s <= e0;

ELSIF (c = 1) THEN 

s <= e1;

ELSIF (c = 2) THEN 

s <= e2;

ELSE 

s <= e3;

END IF;

END PROCESS; 

END archi1;

Le IF THEN ELSE  est un constructeur séquentiel uniquement accepté dans une code séquentiel c'est à dire un process!!!!! La liste de sensibilité active le process dès qu'un au moins des 5 signaux en entrée change d'état.

Le second constructeur séquentiel que nous utiliserons particulièrement est le CASE. C'est comme pour les langages informatiques que vous connaissez, il permet de réaliser un choix multiple. Reprenons le code du mux4:

ENTITY mux4_1 IS 

PORT (e3, e2, e1, e0 : IN BIT; 

c : IN INTEGER RANGE 0 TO 3;

s : OUT BIT);

END mux4_1; 

ARCHITECTURE archi1 OF mux4_1 IS 

BEGIN 

PROCESS(c, e0, e1, e2, e3)

BEGIN

CASE c IS

WHEN 0 => s <= e0;

WHEN 1 => s <= e1;

WHEN 2 => s <= e2;

WHEN 3 => s <= e3;

END CASE;

END PROCESS; 

END archi1;

Le résultat  de synthèse Vivado sera exactement le même , VIVADO a reconnu un multiplexeur depuis le code VHDL et utilise un composant matériel de sa bibliothèque. Comme pour l'exemple avec le IF THEN ELSE, il génère ensuite un Lut6. Je l'ai testé pour vous :

Boucle et variable de boucle

Comme dans les langages de programmation classiques, elles servent à effectuer une description itérative et donc séquentielle (simplifie l’écriture). Elles n'existent que dans les process! Elles ne correspondent à rien de physique, on peut utiliser une variable de boucle pour décrire l’algorithme. Il en existe plusieurs formes:

• Boucle simple : [label :] loop instructions; end loop[ label];  il existe un exit pour sortir de la boucle, un next pour passer  à l'itération suivante.

• Boucle while : [label :] while expression loop instructions; end loop[ label]; 

• Boucle for : [label :] for var in exp1 to exp2 loop instructions; end loop[ label];

Un complément à lire  ici.

Voici une vidéo rapide qui vous montre comment utiliser un for pour réaliser un décodeur:

Exercice 2

A : Reprendre le code exo2 TP2 avec un process utilisant une variable

B : Voici un code vhdl qui utilise un FOR

library ieee;

 use ieee.std_logic_1164.all;

entity DEC is 

port(  E: in std_logic_vector(1 downto 0); 

     S: out std_logic_vector(3 downto 0));

end;  

architecture FLOT_MUX of DEC is

begin     

process (E)     

variable N : integer;

      begin    

       N := 0;

                if E(0) = '1' then

N := N + 1;

  end if;          

if E(1) = '1' then N := N + 2; end if;

           S <= "0000";

                for I in 0 to 3 loop

               if I = N then

                   S(I) <= '1';

               end if;

           end loop;

      end process; 

end FLOT_MUX;

1. Que fait ce code? Produire le RTL shematic avec Vivado.

2. Modifiez le process afin d’éliminer la variable integer. Un case sur E devrait faire l'affaire! Que devient le RTL schematic?

3. Modifiez ce dernier process afin de prendre en compte une nouvelle entrée enable qui valide le circuit s'il vaut  '1' sinon toutes les sorties de S sont à '0'

4. Proposez un code  qui implémente la même chose qu'en 3, avec un with select et donc sans process. Comparez le RTL produit par Vivado, Qu'en pensez vous?

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