AD変換回路の設計

■回路図の構成は実基板の物理構成を死に導く

　何か奇をてらった表題かと勘違いされそうな文言と思われたかも知れない。何を言いたいかは以下に説明する。これも、回路図の構成とはかけ離れた基板上の実装設計ということになるのだが.........

　さて、以下の回路図は、AD変換回路の概要構成図である。一見して一般的な構成である。アナログ入力からローパスフィルターを経てAD変換器でデジタル信号に変換、その際、オーバーサンプリングして細かい時間間隔でサンプリング値を採取し、デジタルフィルターを経てデシメーションによってサンプリングレートを落として、次のデジタルインターフェイスのサンプリングに合わせて出力する。プリント基板へのパターン配線は一応こういった流れを汲み取ることになろう。

　しかし、AD変換器を挟んで行われている事は、物理的（現実的）には信号の次元的変換である。例えば、空気圧振動を電気信号に変換するマイクロフォンのように繊細なセンサーとしての変換である。つまり、AD変換の場合も、デジタル回路にとっては、AD変換そのものが物理的にはデリケートな信号源であることを認識してほしい。（DA変換の場合もその逆方向の信号源であることに相違ない）

　物理的な基板上では、回路図上の論理的（抽象的）な中間位置にAD変換器が置かれてしまっては性能上、困るのである。AD変換やDA変換はそれから信号を受ける（処理する）側にとっては、信号源であり、振幅上も時間軸上も正確に再現されなくてはならない。

■AD変換回路の基板上の配置

　下に示す基板上の構成が正解である。回路図に描かれた論理上のAD変換器の位置と実際の基板上のAD変換器の位置は上述の物理的意味からまったく異なることが判る。AD変換、DA変換はそれぞれの受け取るゾーンにとって、信号源であることに注意してほしい。マイクロフォンやフォノアンプの入力が金属シャーシの内側面から遠い基板の真ん中に配置されることはないのと同様、センシティブなAD変換やDA変換部は厳然たる入力信号である以上、基板の真ん中とかはあり得ない。

　必ず、AD変換（DA変換の場合も含む）回路の位置は、1点アース（Single point ground）に極近でなくてはならない。

　さらに、ここで重要なことは、サンプリング周波数の発信源であるマスタークロック及び分周後のサンプリング・クロックの同期化用のフリップフロップも1点アースに極力近い必要がある。下の図に示すように、サンプリング・クロックがジッター（Jitter）により揺らいでいると、AD変換時にアナログの入力信号のサンプリングのタイミングのズレによる信号の振幅の位置が狂い、歪むことになる。不規則な歪の発生もノイズである。

　オーディオ機器の場合は、2チャンネルのそれぞれで、ジッターによる再生音のタイミングが異なると、左右の音の差が、臨場感を壊してしまうのは周知である。

■サンプリング・クロックのジッター発生の原因

　下の図に示すように、バッファAとバッファB間のそれぞれのGND電位Vss1とVss2間にグランド電流（交流）が流れると、そのグランド電流とグランド線の配線抵抗の積で生じる電位差が生じる。

　当然、バッファB入力とバッファBのグランドVss2が影響するバッファBのスレッショルド電位の変動は、信号のH、Lの切り替わりタイミングに影響する。なお、電源VddとグランドVssの中間値であるので、電源Vddの変動も影響するのは言うまでもない。

　バッファA、バッファBのグランドVssや電源Vddによるスレッショルド電位の変動が、クロック（サンプリング・クロック）の伝達に影響する原理を下図にて説明する。

　クロック波形は高い周波数ほど、矩形波ではなくのこぎり波になってしまうことを前提にする。

　バッファAの出力から見たバッファBの入力のスレッショルド電位はお互いのグランド電位が揺れているため、図のように少し極端だが揺らいでいるとしよう。バッファAの出力電位が揺れているバッファBのスレッショルド電位の境目で変化した方向にその出力を反転させるので、バッファBの出力は赤色で描かれた波形となる。これがジッターの発生する原理である。

　この図ではバッファBより後段はバッファBと同じスレッショルド電位の好条件とした場合だが、そうでない場合は、バッファA、Bと同じようにスレッショルド電位が変動し、事態はもっと複雑なジッターが発生することになる。

　ところで、デジタル回路の基板上の電源やグランドのパターンを流れる電流は、低い方は電源の50Hz、60Hz、或いはスイッチング電源の周波数から全体のマスタークロックの高調波まであらゆる周波数で変調されていること、また、基板の表面層の表皮効果での高周波におけるインピーダンスの増加と相重なって、この問題はかなり厄介であることを認識してほしい。

■ジッターを改善するにはどうしたらよいか

　AD変換（DA変換含む）、サンプリング・クロック回路を1点アースに物理的に集中して実装することが答えなのだが、基板上は力づくの作業になることを覚悟してほしい。

　下の図の例は、マスタークロック（16MHz）をAD変換のサンプリング・クロックやマイコンなどのMPUにも分周して分配する例である。

　分周器（Divider）は、もちろん同期型であり、原理上は出力はクロックに同期しているのだが、上記のようにICの置かれる位置によって電源やグランドのパターンに流れる電流によってジッターが発生しているのが現実だ。

　マスタークロック（ここでは16MHz）の出力は分周期（Divider）に入力されてサンプリング・クロック（Pre-sampling clock）とMPU用クロックが生成されるが、それらはジッターをもっているとする。マスタークロックの出力を反転した信号（/Master clock）をデータ・フリップフロップ（FF）のクロックとして入力し、そのデータ入力端子Dに入力されたサンプリング・クロック（Pre-sampling clock）をジッターのないきれいなクロック（/Master clock）で叩き直すことで、AD変換器（AD Transformer）のサンプリング・クロック（Sampling clock）とする。

　下の図に各信号のタイムチャートを示す。マスタークロック（Master clock）を反転して（/Master clock）いるのは、図示するようにデータ・フリップフロップ（FF）のセットアップ時間を確保するためである。Pre-sampling clockの立上り、立下りの灰色部分はジッターの範囲を示している。

　上記の回路図で、緑色のゾーンで示したマスタークロック（16MH）、データ・フリップフロップ（FF）、AD変換器（AD Transformer）は、1点アースに極めて近くなくてはならないことに注意してほしい。これって基板のパターン設計上、かなりの力仕事であり、製品の性能を左右することになるからである。また、これらの３つは他のデジタル回路とは電源IC含め、分離しなくては意味がないことは当然である。

　尚、MPUなどのデジタル回路ではジッターの影響はないとする。

■1点アースと入出力ケーブルの関係

　AD変換する前のアナログ増幅回路の入力ケーブル（或いはDA変換の場合の出力ケーブル）とプリント基板の位置関係を下図に示す。

　AD変換器やマスタークロックの基板上の位置は１点アース（Single point ground）と如何に直近であるべきかを上述したが、この

１点アースもシャーシ（ケース）の入出力ケーブルとの関係において、下図のように入出力ケーブルの根本（コネクタ）に直近でなくてはならない。さもないと製品の性能を損なうし、シャーシと入出力ケーブルとの高周波的電位差を発生してケーブルが送信アンテナとなってしまい、不要輻射を発生してしまう。

■メタスタビリティ対策の功罪

　MPU（DSP含む）などからAD変換器ICに対してその出力データを非同期で取り出すシステム構成の場合がある。下の図に示すように、例えば、MPUがSPIインターフェイスのマスターとなってAD変換器ICから非同期にデータを受け取る場合である。

　当然、非同期対策として下図に示すようにAD変換器、MPUの双方にデータ・フリップフロップを２段、３段と直列に重ねた対策が取られているのだが、これが結構、電源を揺らすことになるのを説明しよう。

　下の図のタイムチャートに示すように、非同期の入力はデータ・フリップフロップのクロックのセットアップやホールドタイムの近辺のタイミングだと、フィードバック・アンプと同じ原理で発振を引き起こしてしまう。発振している時間はクロックやデータの立ち上がりの勾配の時間に左右される。この影響を回避するため、データ・フリップフロップを２段、３段と直列に接続して発振している時間をやり過ごす。

■メタスタビリティ対策が電源に及ぼす影響

　クロックに対してデータの入力タイミングが非同期の場合、データ・フリップフロップのクロックとデータのタイミングがセットアップとホールドの条件を満たさないときに、データ・フリップフロップが発振してしまうことは上述した。ここでは、その状態をシミュレーションして実態を把握しよう。使用したシミュレーターはLTspice である。

　対象としては下図に示すようにデータ・フリップフロップの中のRSフリップフロップである。RSフリップフロップの中のNANDゲートをCMOS素子の構成でシミュレーションを行う。ただし、データ・フリップフロップ内のフリップフロップはシミュレーターの計算を軽減するため単純なRSフリップフロップとして簡略化した。

　このRSフリップフロップのセットアップとホールドの条件を満たさない入力データとクロックを与えた場合の現象をシミュレートするために、下の図に示すように、3.3Vの電源IC(LT1963A-3.3)とキャパシタCt（10μF）、及び、電源変動が及ぼすジッターの検出のためのローパス・フィルターで構成する。

　シミュレーション結果を下図のタイムチャートに示す。赤枠の部分がRSフリップフロップのデータ（NR）とクロック（NS）の入力で発振を引き起こすタイミングである。さらに下の図は発振部分を拡大したものである。

　このシミュレーション結果から明らかにメタスタビリティ対策としてのフリップフロップの発振は電源（Vdd）を大きく変動させていることが判る。先述したように、電源Vdd－グランドGND間の電圧変動はロジックICのスレッショルド電位を変動させるものであり、それがジッターを生じさせていることは説明した。

■ジッターの影響を極力少なくするには

　マスタークロックで分周器から出力したサンプリング・クロックを「叩き直す」ことも有効であるが、何よりも電源（Vdd）やグランド（Vss）を揺らさないことである。以下に要点を列記する。

１.　マスタークロックの電源とMPU(DSP含む)などの電源やグランドを

　　1点アースを基軸に分ける。

２.　AD変換前のアナログ回路とAD（DA含む）変換器の電源やグランドを

　　1点アースを基軸に分ける。

３.　AD（DA)変換器と１点アース、マスタークロック、及び、叩き直し用

　　データフリップフロップと1点アースが直近になるように配置。

４.　上述したが、マスタークロックで分周器から出力したサンプリング・

　　クロックをデータ・フリップフロップで叩き直す構成。

５.　AD（DA)変換器とMPU(DSP含む)のマスタークロックは共通として構成し、

　　非同期にならないようにし、さらにその間のインターフェイス（SPI通信など）は

　　AD変換器側がマスターとなるようにして、通信が一定の周期性をもって行われる

　　ようにする。これによって、AD変換器の電源変動の周期が固定されて電源のパスコ

　　ンの容量などの決定などの対策が取りやすくなる。

６.　先頭部の説明で述べたが、AD変換器とデジタルフィルタが一体となった例の場合、

　　できれば、AD変換器とデジタルフィルタを物理的に分離した構成によってAD変換器の

　　電源がデジタルフィルタ部の電源によって振られないようにすることも大事。

　マグニチュード型（逐次比較型）AD変換器を想定して上記を述べたが、昨今のΔΣ型のAD変換器の場合には、オーバーサンプリングやノイズシェーピングなどの利点があるように見えて、実際はワンビットの差分型のため、アナログ的には、さらに上記の項目がシビアになるので、要注意である。

　AD（DA)変換を伴ったアナログ・デジタル混在回路のローノイズ化は、その基板設計を基軸にした全体の回路設計において、単なるアナログ回路よりも、はるかに大変な”アナログ的な労苦”を伴うことを理解して頂いたと思う。

＜記： 村岡如竹＞