佐藤 真平,博士(工学)

所属
連絡先
satos [at] ict.e.titech.ac.jp
略歴
  • 2016年4月~現在 東京工業大学 工学院情報通信系 助教
  • 2015年4月~2016年3月 東京工業大学 学術国際情報センター 産学官連携研究
  • 2014年10月~2015年3月 北陸先端科学技術大学院大学 情報社会基盤研究センター 産学官連携研究員
  • 2014年9月  東京工業大学 大学院情報理工学研究科 計算工学専攻 博士後期課程 修了,博士(工学)
  • 2010年4月~2012年3月 日本学術振興会 特別研究員(DC2)
  • 2009年3月 東京工業大学 大学院情報理工学研究科 計算工学専攻 修士課程 修了,修士(工学)
  • 2007年3月 東京工業大学 工学部 情報工学科 卒業,学士(工学)

所属学会
  • IEEE
  • ACM
  • 電子情報通信学会
  • 情報処理学会

研究分野
  • デジタル集積回路設計
  • コンピュータアーキテクチャ
    • ソフトウェアシミュレータ,メニーコアプロセッサ,Network on Chip
  • FPGA
    • ソフトプロセッサ,ハードウェアエミュレーション
  • ハイパフォーマンスコンピューティング
    • 性能解析,性能チューニング
  • ハードウェア記述言語
    • RTLシミュレーション
発表文献
論文誌
  1. Thiem Van Chu, Shimpei Sato, and Kenji Kise,
    Fast and Cycle-Accurate Emulation of Large-Scale 
    Networks-on-Chip Using a Single FPGA,
    ACM Transactions on on Reconfigurable Technology and Systems. (to appear)
  2. 佐藤真平,吉瀬謙二,
    Distributed Shared-Buffer NoCルータのためのパイプラインバイパス手法
    情報処理学会論文誌コンピューティングシステム,Vol. 5,No. 1,pp. 88-102,January 2012.
  3. 高前田伸也,佐藤真平,藤枝直輝,三好健文,吉瀬謙二,
    メニーコアアーキテクチャのHW評価環境ScalableCoreシステム
    情報処理学会論文誌コンピューティングシステム,Vol. 4,No. 1,pp. 24-42,February 2011.
  4. 植原昂,佐藤真平,吉瀬謙二,
    メニーコアプロセッサの研究・教育を支援する実用的な基盤環境
    電子情報通信学会論文誌D,
    Vol.J93-D,No. 10,pp. 2042-2057,October 2010.
  5. Shimpei Sato, Naoki Fujieda, Akira Moriya, and Kenji Kise,
    SimCell: A Processor Simulator for Multi-Core Architecture Research,
    IPSJ Transactions on Advanced Computing Systems, Vol. 2, No. 1, pp. 146-157, March 2009. (IPSJ Digital Courier Funai Young Researcher Encouragement Award)
国際会議
  1. Hiroki Nakahara, Tomoya Fujii, and Shimpei Sato,
    A Fully Connected Layer Elimination for a Binarized Convolutional Neural Network on an FPGA,
    In Proceedings of the 27th International Conference on Field-programmable Logic and Applications (FPL '17) (short paper), pp. xx-xx, September 2017.
  2. Hiroki Nakahara, Haruyoshi Yonekawa, Tomoya Fujii, Masayuki Shimoda, and Shimpei Sato,
    GUINNESS: A GUI based neural network synthesizer for an FPGA,
    The 27th International Conference on Field-programmable Logic and Applications (FPL '17) (Demo), 
    September 2017.
  3. Kota Ando, Kodai Ueyoshi, Kazutoshi Hirose, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Masayuki Ikebe, Shinya Takamaeda-Yamazaki, Tetsuya Asai, Tadahiro Kuroda, and Masato Motomura,
    In-Memory Area-Efficient Signal Streaming Processor Design for Binary Neural Networks,
    In Proceedings of the 60th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS '17), August 2017.
  4. Kano Akagi, Shimpei Sato, and Atsushi Takahashi,
    An Idea for Maximizing Target Pin-Pair Connections in Set-Pair Routing,
    The 32nd International Technical Conference on Circuits/Systems, Computers and Communications (ITC-CSCC 2017), July 2017.
  5. Kota Ando, Kodai Ueyoshi, Kentaro Orimo, Haruyoshi Yonekawa, Shimpei Sato, Hiroki Nakahara, Masayuki Ikebe, Tetsuya Asai, Shinya Takamaeda-Yamazaki, Tadahiro Kuroda, and Masato Motomura,
    BRein Memory: A 13-Layer 4.2 K Neuron/0.8 M Synapse Binary/Ternary Reconfigurable in-Memory Deep Neural Network Accelerator in 65 nm CMOS,
    The 2017 Symposia on VLSI Technology and Circuits, June 2017.
  6. Hiroki Nakahara, Akira Jinguji, Simpei Sato, and Tsutomu Sasao,
    A Random Forest using a Multi-valued Decision Diagram on an FPGA,
    In Proceedings of the 47th IEEE International Symposium on Multiple-Valued Logic (ISMVL '17), May 2017.
  7. Tomoya Fujii, Shimpei Sato, Hiroki Nakahara, and Masato Motomura,
    An FPGA Realization of a Deep Convolutional Neural Network using a Threshold Neuron Pruning,
    In Proceedings of the 13th International Symposium on Applied Reconfigurable Computing (ARC '17), pp. 268-280, April 2017.
  8. Hiroki Nakahara, Akira Jinguji, Tomoya Fujii, and Shimpei Sato,
    An Acceleration of a Random Forest Classification using Altera SDK for OpenCL,
    The International Conference on Field-Programmable Technology (FPT '16), pp. 285-288, December 2016. (Poster)
  9. Shimpei Sato, Hiroshi Nakatsuka, and Atsushi Takahashi,
    Performance Improvement of General-Synchronous Circuits by Variable Latency Technique using Dynamic Timing-Error Detection,
    The 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016), pp. 60-65, October 2016.
  10. Kurose Takahisa, Hiroki Nakahara, Shimpei Sato, and Tetsuo Morimoto,
    A Low-Power Intelligent Camera using an FPGA toward Internet of Things Agriculture,
    The 20th Workshop on Synthesis And System Integration of Mixed Information technologies (SASIMI 2016), pp. 280-281, October 2016.
  11. Shimpei Sato, Yukinori Sato, and Toshio Endo,
    A Cache-aware Temporal Blocking Method for 3D Stencil Computation,
    The 3rd International Workshop on High-Performance Stencil Computations (HiStencils 2016), January 2016. (Held in conjunction with HiPEAC)
  12. Tomohiro Misono, Ryohei Kobayashi, Shimpei Sato, and Kenji Kise,
    Effective Parallel Simulation of ArchHDL under Manycore Environment,
    In Proceedings of the 3rd International Symposium on Computing and Networking -Across Practical Development and Theoretical Research- (CANDAR '15), December 2015.
  13. Shimpei Sato, Yukinori Sato, and Toshio Endo,
    Investigating Potential Performance Benefits of Memory Layout Optimization based on Roofline Model,
    The 2nd Workshop on Software Engineering for Parallel Systems (SEPS 2015), October 2015. (Held in conjunction with SPLASH)
  14. Yukinori Sato, Shimpei Sato, and Toshio Endo,
    Exana: An Execution-driven Application Analysis Tool for Assisting Productive Performance Tuning,
    The 2nd Workshop on Software Engineering for Parallel Systems (SEPS 2015), October 2015. (Held in conjunction with SPLASH)
  15. Thiem Van Chu, Shimpei Sato, and Kenji Kise,
    Ultra-Fast NoC Emulation on a Single FPGA,
    In Proceedings of the 25th International Conference on Field-programmable Logic and Applications (FPL '15), September 2015.
  16. Thiem Van Chu, Shimpei Sato, and Kenji Kise,
    Enabling Fast and Accurate Emulation of Large-scale Network on Chip Architectures on a Single FPGA,
    In Proceedings of the 22nd International S
    ymposium on Field-Programmable Custom Computing Machines (FCCM '15)(short paper), May 2015.
  17. Shimpei Sato, and Kenji Kise,
    ArchHDL: A Novel Hardware RTL Development Environment in C++,
    In Proceedings of the 11th International Symposium on Applied Reconfigurable Computing (ARC '15), April 2015.
  18. Thiem Van Chu, Shimpei Sato, and Kenji Kise,
    KNoCEmu: High Speed FPGA Emulator for Kilo-Node Scale NoCs,
    In Proceedings of the IEEE 8th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC '14), 
    pp. 215-222, September 2014.
  19. Shimpei Sato, and Kenji Kise,
    ArchHDL: A New Hardware Description Language for High-Speed Architectural Evaluation,
    In Proceedings of the IEEE 7th International Symposium on Embedded Multicore/Many-core Systems-on-Chip (MCSoC '13), pp. 107-112, September 2013.
  20. Yuichiro Tanaka, Shimpei Sato, and Kenji Kise,
    The Ultrasmall Soft Processor,
    In Proceedings of the 4th International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART '13), pp. 63-68, June 2013.
  21. Takakazu Ikeda, Shinya Takamaeda-Yamazaki, Naoki Fujieda, Shimpei Sato, and Kenji Kise,
    Request Density Aware Fair Memory Scheduling,
    The 3rd JILP Workshop on Computer Architecture Competitions (JWAC-3): Memory Scheduling Championship (MSC), June 2012. (Held  in conjunction with ISCA) 
    (Performance Track Award)
  22. Shinya Takamaeda, Shimpei Sato, Takefumi Miyoshi, and Kenji Kise,
    SmartCore System for Dependable Many-core Processor with Multifunction Routers,
    In Proceedings of the 1st International Conference on Networking and Computing (ICNC '10), pp. 133-139, November 2010.
  23. Shintaro Sano, Masahiro Sano, Shimpei Sato, Takefumi Miyoshi, and Kenji Kise,
    Pattern-based Systematic Task Mapping for Many-core Processors,
    The 2nd Workshop on Ultra Performance and Dependable Acceleration Systems (UPDAS '10), pp. 173-178, November 2010. (H
    eld in conjunction with ICNC)
  24. Koh Uehara, Shimpei Sato, Takefumi Miyoshi, and Kenji Kise,
    A Study of an Infrastructure for Research and Development of Many-Core Processors,
    In Proceedings of the International Conference on Parallel and Distributed Computing, Applications and Technologies (PDCAT '09), pp.414-419, December 2009.
  25. Shimpei Sato, Naoki Fujieda, Akira Moriya, and Kenji Kise,
    Processor Simulator SimCell to Accelerate Research on Many-core Processor Architectures,
    The Workshop on Cell Systems and Applications (WCSA), pp. 119-127, June 2008. (Held in conjunction with ISCA)
国内会議(査読付き)
  1. 赤木佳乃,佐藤真平,高橋篤司,
    目標端子対接続の実現を目指す集合対間配線アルゴリズム,
    第30回 回路とシステムワークショップ(KWS),pp. 180-185,May 2017.
  2. 木村優介,佐藤真平,高橋篤司,
    Self-Aligned Double Patterningのための柔軟な2彩色配線法の提案,
    DAシンポジウム2016 論文集,pp. 26-31,September 2016.
  3. 佐野伸太郎,佐野正浩,佐藤真平,三好健文,吉瀬謙二,
    メニーコアプロセッサの性能向上を達成するパターンに基づいたタスク配置手法
    第8回 先進的計算基盤システムシンポジウム論文集(SACSIS 2010),pp. 167-174,May 2010.
  4. 佐藤真平,植原昂,吉瀬謙二,
    メニーコアプロセッサのオンチップネットワーク性能を向上させるSmartCoreシステム
    第7回 先進的計算基盤システムシンポジウム論文集(SACSIS 2009),pp. 27-35,May 2009.
  5. 植原昂,佐藤真平,高前田伸也,渡邉伸平,吉瀬謙二,
    メニーコアプロセッサのHW/SW研究開発を加速する実用的な基盤環境
    第7回 先進的計算基盤システムシンポジウム論文集(SACSIS 2009),pp. 199-207,May 2009.
  6. 森谷章,藤枝直輝,佐藤真平,吉瀬謙二,
    メニーコアプロセッサに向けたデータ供給を支援する多機能キャッシュコア
    第6回 先進的計算基盤システムシンポジウム論文集(SACSIS 2008), pp. 421-430,June 2008.
  7. 佐藤真平,藤枝直輝,田原慎也,吉瀬謙二,
    実用的かつコードのシンプルさを追求したCell BEの機能レベルシミュレータSimCellの設計と実装
    第19回 コンピュータシステム・シンポジウム論文集(ComSys 2007),pp. 39-47,November 2007.
研究会

  1. 中原啓貴,米川晴義,藤井智也,下田将之,佐藤真平
    FPGA向けディープラーニング開発環境GUINNESSについて,
    電子情報通信学会技術研究報告 RECONF2017-XX,September 2017.
  2. 藤井智也,佐藤真平,中原啓貴,
    2値化畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について,
    電子情報通信学会技術研究報告 RECONF2017-XX,September 2017.
  3. 下田将之,林雅俊,佐藤真平,中原啓貴,
    ディープニューロ・ファジィを用いた曖昧判定器とそのFPGA実装に関して,
    第40回多値論理フォーラム,No.15,September 2017.
  4. 米川晴義,佐藤真平,中原啓貴,
    3値化ディープニュラルネットワークの学習に関する検討,
    第40回多値論理フォーラム,No.14,September 2017.
  5. 藤井智也,佐藤真平,中原啓貴,
    2値化畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について,
    第16回科学技術フォーラム(FIT),September 2017.
  6. 下田将之,藤井智也,米川晴義,佐藤真平,中原啓貴,
    完全2値化畳み込みニューラルネットワークについて,
    第16回科学技術フォーラム(FIT),September 2017.
  7. 下田将之,藤井智也,米川晴義,佐藤真平,中原啓貴,
    畳み込みニューラルネットワークの全2値化に関する一検討,
    電子情報通信学会技術研究報告 CPSY2017-28,pp. 131-xxx,July 2017.
  8. 右近祐太,佐藤真平,高橋篤司,
    演算器の可変レイテンシ化による処理性能と回路面積のトレードオフに関する評価,
    電子情報通信学会技術研究報告 VLD2017,July 2017.
  9. 米川晴義,佐藤真平,中原啓貴,本村真人,
    疎行列演算による3値化ディープニューラルネットワークの高速化,
    電子情報通信学会技術研究報告 RECONF2017-2, pp. 7-11, May 2017.
  10. 尾頭篤,佐藤真平,高橋篤司,
    LELEダブルパターニングにおけるFMアルゴリズムを用いた効率的なパターン局所修正手法,
    電子情報通信学会技術研究報告 VLD2016-114,pp. 73-78,March 2017.
  11. 杉原舜,佐藤真平,高橋篤司,
    単層プリント基板における目標等長配線を実現するための部分配線修正手法,
    電子情報通信学会技術研究報告 VLD2016-113,pp. 67-72,March 2017.
  12. 半田昌平,佐藤真平,高橋篤司,
    TPLのための半正定値計画緩和に基づくレイアウト分割手法のポリゴン集合クラスタリングによる高速化,
    電子情報通信学会技術研究報告 VLD2016-111,pp. 55-60,March 2017.
  13. 佐藤真平,右近祐太,高橋篤司,
    典型的な回路を用いた近似演算における入力系列の演算精度への影響の調査,
    電子情報通信学会技術研究報告 VLD2016-95,pp. 165-170,January 2017.
  14. 藤井智也,佐藤真平,中原啓貴,本村真人,
    畳込みニューラルネットワークのニューロン刈りによるメモリ量削減とFPGA実現について,
    電子情報通信学会技術研究報告 RECONF2016-60,pp. 55-60,January 2017.
  15. 神宮司明良,中原啓貴,佐藤真平
    特徴空間の分割にk平均方を導入したランダムフォレストのFPGA実装,
    第30回多値論理とその応用研究会,January 2017.
  16. 中原啓貴,神宮司明良,藤井智也,佐藤真平,丸山直也,
    Altera SDK for OpenCLを用いた組込みメモリに基づくランダムフォレストによる分類について,
    電子情報通信学会技術研究報告 RECONF2016-36, Vol. 116,No. 210,pp. 57-62,September 2016.
  17. 佐藤真平,佐藤幸紀,遠藤敏夫,
    ステンシル計算コードの性能とメモリレイアウトの関係性について,
    情報処理学会研究報告 2015-HPC-155,No. 37, pp. 1-7,August 2016.
  18. 中原啓貴,神宮司明良,藤井智也,佐藤真平,丸山直也,
    Altera SDK for OpenCLを用いたランダムフォレストによる分類の高速化,
    電子情報通信学会技術研究報告 CPSY2016-25,Vol. 116,No. 177,CPSY2016-25,pp. 175-180,
    August 2016.
  19. 佐藤真平,佐藤幸紀,遠藤敏夫,
    テンポラルブロッキングを適用したステンシル計算コードのSIMD化とルーフラインモデルを用いた性能解析,
    情報処理学会研究報告 2015-HPC-151,No. 17,pp. 1-7,September 2015.
  20. 佐藤真平,佐藤幸紀,遠藤敏夫,
    ルーフラインモデルによる性能幅推定とステンシル計算コードにおけるメモリレイアウト最適化による性能最大化,
    情報処理学会研究報告 2015-ARC-216,No. 32,pp. 1-6,August 2015.
  21. Thiem Van Chu, Shimpei Sato, and Kenji Kise,
    Challenge for Ultrafast 10K-Node NoC emulation on FPGA,
    電子情報通信学会研究報告 RECONF2014-09-18,Vol. 114,No. 223,RECONF2014-21,pp. 23-28,September 2014.
  22. 佐藤真平,吉瀬謙二,
    ArchHDLによるハードウェア記述の実践
    情報処理学会研究報告 2014-ARC-208,No. 21,pp. 1-8,January 2014.
    (計算機アーキテクチャ研究会若手奨励賞)
  23. 佐藤真平,吉瀬謙二,
    ハードウェアモデリング言語ArchHDLからVerilog HDLへのトランスレータの設計
    電子情報通信学会技術研究報告 CPSY2013-10-03,Vol. 113,No. 234,CPSY2013-32,pp. 1-6,October 2013.
  24. 笹河良介,佐藤真平,吉瀬謙二,
    高信頼メニーコアシステムSmartCoreにおけるTMR実行の提案と評価
    電子情報通信学会技術研究報告 CPSY2013-10-03,Vol. 113,No. 234,CPSY2013-32,pp. 7-12,October 2013.
  25. 金子達哉,佐藤真平,吉瀬謙二,
    ArchHDL で記述したハードウェアの論理シミュレーションの高速化
    情報処理学会研究報告 2013-ARC-206,No. 25,pp. 1-8,July 2013.
  26. 佐藤真平,吉瀬謙二,
    C++をベースとする新しいハードウェア記述の検討
    情報処理学会研究報告 2013-ARC-205,No. 7,pp. 1-7,April 2013.
  27. 田中雄一郎,笹河良介,佐藤真平,吉瀬謙二,
    世界最小ソフトプロセッサの設計と応用
    情報処理学会研究報告 2013-EMB-28,No. 26,pp. 1-6,March 2013.
  28. 笹河良介,佐藤真平,吉瀬謙二,
    2次元メッシュ上のマルチキャスト通信における使用仮想チャネル数の削減
    情報処理学会研究報告 2012-ARC-199,No. 2,pp. 1-4,March 2012.
  29. 高前田伸也,佐藤真平,吉瀬謙二,
    高機能ルータを利用したDMR実行メニーコアにおける効率的なタスク配置手法の検討
    情報処理学会研究報告 2012-ARC-199,No. 4,pp. 1-8,March 2012.
  30. 池田貴一,佐藤真平,吉瀬謙二,
    冗長実行時のSmartCoreシステムの性能評価
    情報処理学会研究報告 2011-ARC-197/2011-HPC-132,No. 32,pp. 1-8,November 2011.
  31. 佐藤真平,笹河良介,吉瀬謙二,
    Distributed Shared-Buffer NoCルータのためのパイプラインバイパス手法の改良
    情報処理学会研究報告 2011-ARC-196,No. 4,pp. 1-9,July 2011.
  32. 姜軒,佐藤真平,吉瀬謙二,
    Distributed Shared-bufferルータの遅延を削減するパイプラインバイパス方式
    情報処理学会研究報告 2011-ARC-194,No. 13,pp. 1-10,March 2011.
  33. 植原昂,佐藤真平,佐野伸太郎,吉瀬謙二,
    メニーコアプロセッサの研究・教育を支援する実用的な基盤環境M-Core
    情報処理学会研究報告 2010-ARC-188,No. 8,pp. 1-10,March 2010.
  34. 佐藤真平,植原昂,三好健文,吉瀬謙二,
    SmartCoreシステムによるメニーコアプロセッサの信頼性向上手法
    情報処理学会研究報告 2010-ARC-187,No. 13,pp. 1-6,January 2010.
  35. 佐野伸太郎,佐野正浩,佐藤真平,三好健文,吉瀬謙二,
    メニーコアプロセッサのためのネットワークトラフィックに着目したタスク配置問題の解析と考察
    電子情報通信学会技術研究報告 CPSY2009-11-20,Vol. 109,No. 296,CPSY2009-40,pp. 31-36,November 2009.
  36. 若杉祐太,佐藤真平,植原昂,藤枝直輝,渡邉伸平,高前田伸也,森洋介,吉瀬謙二,
    極めて低コストで効率的なVDECチップ試作・検証システムの開発と応用
    情報処理学会研究報告 2009-ARC-183,No. 6,
    pp. 1-8,April 2009.
  37. 吉瀬謙二,植原昂,佐藤真平
    メニーコアプロセッサのディペンダビリティ向上と高性能を目指すSmartCoreシステム
    情報処理学会研究報告 2008-ARC-180,No. 101,pp. 49-52,October 2008.
  38. 植原昂,佐藤真平,森谷章,藤枝直輝,高前田伸也,渡邉伸平,三好健文,小林良太郎,吉瀬謙二,
    シンプルで効率的なメニーコアアーキテクチャの開発
    情報処理学会研究報告 2008-ARC-180,No. 101,pp. 39-44,October 2008.
  39. 藤枝直輝,佐藤真平,吉瀬謙二,
    二重分岐ヒントを考慮したソフトウェア分岐予測の可能性検討
    情報処理学会研究報告 2008-ARC-177,No. 19,pp. 121-126,March 2008.
  40. 森谷章,藤枝直輝,佐藤真平,吉瀬謙二,
    多機能メニーコアにおけるデータ供給を支援するキャッシュコアの提案
    情報処理学会研究報告 2008-ARC-176,No. 1,pp. 53-58,January 2008.
  41. 佐藤真平,藤枝直輝,田原慎也,吉瀬謙二,
    Cell BE機能レベルシミュレータの設計と実装
    情報処理学会研究報告 2007-ARC-174,No. 79,pp. 187-192,August 2007.
ポスター・全国大会など
  1. Shimpei Sato,
    Design Method for High-speed Digital Circuits with Speculative Execution,
    Japan-Taiwan International Engineering Forum 2017, March 2017.
  2. 佐藤幸紀,佐藤真平,遠藤敏夫,
    CPU性能チューニングを支援するアプリケーション解析ツールExanaのデモ,
    萌芽的コンピュータシステム研究展示会(CEATEC併設),October 2015.
  3. 佐藤幸紀,佐藤真平
    メモリ階層性能シミュレータを用いたCPU単体性能チューニング,
    2015年 ハイパフォーマンスコンピューティングと計算科学シンポジウム(HPCS 2015),May 2015.
  4. Shimpei Sato, Akihiko Saijo, and Yukinori Sato,
    A Profiling Tool set for measuring B/F Ratios and Cache Behaviors from Actual Applications,
    Poster session at JST/CREST International Symposium on Post Petascale System Software (ISP2S2), December 2014.
  5. Shimpei Sato, Akihiko Saijo, and Yukinori Sato,
    Profiling B/F Ratios and Cache Behaviors within Loop and Call Nests in the Actual Program Execution,
    Poster session at 2014 ATIP Workshop on Japanese Research Toward Next-Generation Extreme Compuring, November 2014. (Held in conjunction with SC) [pdf]
  6. Shimpei Sato, Yuki Matsubara, Akihiko Saijo, and Yukinori Sato,
    An Application Profiling Toolchain for Accelerating Systems with Deeper Memory Hierarchy,
    JAIST Booth Exhibit at the 2014
     International Conference for High Performance Computing, Networking, Storage, and Analysis (SC '14), November 2014.
  7. Shimpei Sato and Kenji Kise,
    Ultra-High Speed Architectural Simulation Methodology,
    The 16th
     International Workshop on Innovative Architecture for Future Generation High-Performance Processors and Systems (IWIA '14), March 2014.
  8. Haruka Mori, Shimpei Sato, Chu Van Thiem, and Kenji Kise,
    Design and Implementation of Manycore Processor for a Large FPGA,
    The 76th National Convention of IPSJ, March 2014.
  9. 笹河良介,佐藤真平,吉瀬謙二,
    NoCにおけるロングエッジファースト(LEF)ルーティングの提案
    第75回 情報処理学会 全国大会,March 2013.
  10. 笹河良介,佐藤真平,吉瀬謙二,
    SmartCore システムのデッドロック回避
    第74回 情報処理学会 全国大会,March 2012.
  11. 佐藤真平,吉瀬謙二,
    メニーコアプロセッサの空間冗長性を利用するTMRの提案
    第73回 情報処理学会 全国大会,March 2011.
  12. Shimpei Sato, Shinya Takamaeda, and Kenji Kise,
    DMR mode of SmartCore system,
    Poster session at the 16th IEEE Pacific Rim International Symposium on Dependable Computing (PRDC '10), December 2010.
  13. 高前田伸也,佐藤真平,三好健文,吉瀬謙二,
    メニーコアアーキテクチャのHW評価環境ScalableCore システムの活用 ~ディペンダブルプロセッサの実装~
    第8回 先進的計算基盤システムシンポジウム ポスターセッション(SACSIS 2010),May 2010.優秀ポスター賞)
  14. 佐藤真平,三好健文,吉瀬謙二,
    メニーコアプロセッサにおけるSmartCoreシステムを用いたReactive NUCAの実装の検討
    第72回 情報処理学会 全国大会,March 2010.
  15. 植原昂,佐藤真平,三好健文,吉瀬謙二,
    洗練されたメニーコアアーキテクチャの開発
    第72回 情報処理学会 全国大会,March 2010.
  16. 佐野伸太郎,佐野正浩,佐藤真平,三好健文,吉瀬謙二,
    メニーコアプロセッサの性能向上を目指すタスク配置手法
    第72回 情報処理学会 全国大会,March 2010.
  17. Shinya Takamaeda, Shimpei Watanabe, Shimpei Sato, Koh Uehara, Yuhta Wakasugi, Naoki Fujieda, Yosuke Mori, and Kenji Kise,
    ScalableCore : High-Speed Prototyping System for Many-Core Processors,
    Poster session at the 12th IEEE International Symposium on Low-Power and High-Speed Chips (COOL Chips XII), p. 161, April 2009.
  18. 吉瀬謙二,佐藤真平,森谷章,藤枝直輝,若杉祐太,渡邉伸平,植原昂,森洋介,高前田伸也,高橋朝英,棟岡朋也,山田裕介,権藤克彦,小林良太郎,三好健文,中條拓伯,
    MieruPCプロジェクト:中身が見える計算機システムを構築する研究・教育プロジェクト
    第20回 コンピュータシステム・シンポジウム ポスター・デモセッション(ComSys 2008),November 2008.最優秀ポスター賞)
  19. 佐藤真平,森谷章,吉瀬謙二,
    計算機アーキテクチャ研究を加速するプロセッサシミュレータSimCellの開発とその応用
    第13回 電子情報通信学会 東京支部学生会 研究発表会,March 2008.東京支部学生会奨励賞)
  20. 佐藤真平,藤枝直輝,吉瀬謙二,
    計算機アーキテクチャ研究を加速するCell/B.E.のプロセッサシミュレータSimCellのススメ
    The 4th IEEE Tokyo Young Researchers Workshop ポスターセッション,December 2007.
  21. 森谷章,藤枝直輝,佐藤真平,吉瀬謙二,
    マルチコア・プロセッサにおけるSimCellを用いたキャッシュコアの可能性の検討
    第19回 コンピュータシステム・シンポジウム ポスター・デモセッション(ComSys 2007),November 2007.
  22. 佐藤真平,吉瀬謙二,
    多数コアを集積するCMPにおける階層型ネットワークの検討
    第69回 情報処理学会 全国大会,March 2007.
講演など
  1. Shimpei Sato,
    A Digital Circuit Design for Approximate Computing,
    The 26th International Workshop on Post-Binary ULSI Systems (ULSIWS2017), May 2017.
  2. SWoPP 2016 BoF-1 パネル「これからが面白いコンピュータアーキテクチャ」,コーディネータ,August 2016.
  3. パネル「ARCを元気にするために論文査読で私達が出来ること」,第183回 計算機アーキテクチャ研究会,October 2010.
    パネリスト:中村宏(東大),五島正裕(東大),佐藤真平(東工大)
    コーディネーター/チェア:佐藤寿倫(福岡大)
受賞
  1. 若手奨励賞情報処理学会 計算機アーキテクチャ研究会 第200回研究会,2014.
  2. Performance Track Award, the 3rd JILP Workshop on Computer Architecture Competitions (JWAC-3): Memory Scheduling Championship (MSC), 2012.
  3. 優秀ポスター賞,情報処理学会 第8回 先進的計算基盤システムシンポジウム(SACSIS 2010),2010.
  4. IPSJ Digital Courier船井若手奨励賞,2010.
  5. 最優秀ポスター賞,情報処理学会 第20回 コンピュータシステム・シンポジウム(ComSys 2008),2008.
  6. 東京支部学生会奨励賞,電子情報通信学会 東京支部学生会 研究発表会,2008.
学位論文
  1. 新しいRTLモデリングによるメニーコアプロセッサの設計,博士論文,東京工業大学 大学院情報理工学研究科,September 2014.(情報処理学会 2014年度研究会推薦博士論文,システム・アーキテクチャ研究会)
  2. メニーコアプロセッサにおけるオンチップ高機能ルータに関する研究,修士論文,東京工業大学 大学院情報理工学研究科,March 2009.
  3. 多数のコアを集積するCMPにおける階層型ネットワークに関する研究,学士論文,東京工業大学 工学部,March 2007.

指導学生の受賞
  1. 木村優介,優秀ポスター賞,DAシンポジウム2016,2016.

学会活動
国際会議
  • Asia and South Pacific Design Automation Conference (ASP-DAC), TPC Secretary, 2017, 2018.
  • International Symposium on Highly-Efficient Accelerators and Reconfigurable Technologies (HEART), Program Committee Member, 2017.
  • International Symposium on Computing and Networking (CANDAR), Program Committee Member, 2017.
  • International Workshop on Advances in Networking and Computing (WANC), Program Committee Member, 2016, 2017.
国内学会
  • 電子情報通信学会 基礎・境界ソサイエティ英文論文誌,編集委員,2016年10月-
  • 電子情報通信学会 VLSI 設計技術研究会(VLD),委員,2016年4月 -

研究助成
  • 日本学術振興会 科研費 若手研究(B), 研究代表者, 一般同期式回路における投機実行を利用した柔軟な近似演算回路設計技術, 3,900千円 (直接経費3,000千円, 間接経費900千円), 2017年度-2018年度
  • 東京工業大学 助教インセンティブ研究費,投機実行を利用した同期回路によるFPGA向け近似演算回路設計,640千円,2016年度
  • 日本学術振興会 特別研究員奨励費, 研究代表者, コア間の空間冗長性を活用するメニーコアプロセッサアーキテクチャ, 1,400千円, 2010年度-2011年度