Résumés

Table des matières

  1. 1 Session Circuits Analogiques et Technologies Émergentes
    1. 1.1 Current status and trends in RF SOI material and device, Jean-Pierre Raskin (UC Louvain, BE)
    2. 1.2 Modélisation compacte des mémoires à commutation de résistance, Marc Bocquet (IM2NP, FR)
    3. 1.3 PhoXonique: Actionneurs et capteurs a base de photonique et de phononique integrees, Xavier Rottenberg (IMEC, BE)
    4. 1.4 Energy-performance tradeoffs in optical Network-on-Chips, Cédric Killian  (IRISA, FR)
    5. 1.5 Panel, Ian O'Connor (ECL, FR)
  2. 2 Session Biomédical et Nouveaux Paradigmes de Calcul
    1. 2.1 Epileptic seizures management: localization, onset detection and abortion, Mohamad Sawan (Ecole Polytechnique de Montreal, CA)
    2. 2.2 Diagnostic, imagerie et Impedance-Sensing, Florian Köbl (ENSEA, FR)
    3. 2.3 5G Silicon Power Amplifiers, Eric Kerhervé (IMS, FR)
    4. 2.4 Playing with number representations for energy efficiency: an introduction to approximate and stochastic computing, Olivier Sentieys (IRISA/INRIA, FR)
    5. 2.5 Accuracy-energy trade-off with dynamic adequate operators, Anca Molnos (CEA-Leti, FR) 
    6. 2.6 Conception de circuits dédiés au calcul probabiliste, Raphaël Laurent (ProbaYes, FR) 
    7. 2.7 Vers des compilateurs optimisants pour ordinateurs quantiques, Sylvain Collange (INRIA, FR)
    8. 2.8 On the use of Machine Learning for adaptive control of embedded systems, Gilles Sassatelli (LIRMM, FR)
    9. 2.9 Panel, Bertrand Granado (LIP6, FR) 
  3. 3 Session Verification et Systèmes Embarqués
    1. 3.1 Sûreté de fonctionnement et cyber-sécurité, une cohabitation difficile, Maurice Pitel (Schneider Electric, FR)
    2. 3.2 Verification of Cyber-physical Systems: from Requirements to Automated Tests, Laurence Pierre (IMAG, FR)
    3. 3.3 La vérification formelle: quelques cas choisis, Yann Thoma (HEIG-VD, CH)
    4. 3.4 Petite explication des failles Meltdown et Spectre, Frédéric Pétrot (TIMA, FR)
    5. 3.5 A model-based certification approach for multi/many-core embedded systems, Youcef Bouchebaba (ONERA, FR)
    6. 3.6 Modélisation embarquée pour l’avionique, Bertrand Granado (LIP6, FR)
    7. 3.7 Leveraging Emerging Non-Volatile Memory Technologies for Energy-Efficient System Design, Abdoulaye Gamatié (LIRMM, FR)
    8. 3.8 Panel, Eric Rutten (INRIA, FR)
  4. 4 Session Neuromorphique et Sécurité
    1. 4.1 Technologies émergentes pour le calcul neuromorphique, Damien Querlioz (C2N, FR)
    2. 4.2 Calcul par réseau de neurones matériels : quelques résultats inattendus, Sylvain Saïghi (IMS, FR)
    3. 4.3 Evaluation de la sécurité de la technologie ARM TrustZone, Lilian Bossuet (Laboratoire Hubert Curien, FR)
    4. 4.4 Déploiement sécurisé d'applications au sein des architectures many-cœurs, Vianney Lapotre  (Lab-STICC, FR)
    5. 4.5 L-IOT: a Flexible Energy Efficient Platform Targeting Wide Range IoT Applications with security features, Simone Bacles-Min (CEA-Leti, FR)
    6. 4.6 Area-oriented comparison of lightweight block ciphers implemented in hardware for the activation mechanism in an anti-counterfeiting scheme, Cédric Marchand (ECL, FR)
    7. 4.7 ARMHEx: A hardware extension for DIFT on ARM-based SoCs, Guy Gogniat (Lab-STICC, FR)
    8. 4.8 Panel, Frédéric Pétrot (TIMA, FR)
  5. 5 Session Microarchitecture et Reconfigurable
    1. 5.1 A case for compressed caches, André Seznec (IRISA, FR)
    2. 5.2 HPeC: mission-aware self-adaptive high-performance embedded systems for autonomous vehicles, Jean Philippe Diguet (Lab-STICC, FR)
    3. 5.3 Autonomic Management of Missions and Reconfigurations in FPGA-based Embedded System, Eric Rutten (INRIA, FR)
    4. 5.4 Gestion des fautes au niveau tâche pour architectures MPSoC et Reconfigurables : aspects multiprocesseur et reconfiguration dynamique, Daniel Chillet et Emmanuel Casseau (IRISA, FR)
    5. 5.5 Migration dynamique de tâches dans un système reconfigurable hétérogène, Olivier Muller (IMAG, FR)
    6. 5.6 Specific needs for the modelling and the refinement of CPU and FPGA platforms, Guy Bois (Ecole Polytechnique de Montreal, CA)
    7. 5.7 Panel, Anca Molnos (CEA-Leti, FR) 

Session Circuits Analogiques et Technologies Émergentes

Current status and trends in RF SOI material and device, Jean-Pierre Raskin (UC Louvain, BE)

Performance of RF integrated circuit (IC) is directly linked to the analog and high frequency characteristics of the transistors, the quality of the back-end of line process as well as the electromagnetic properties of the substrate. This last decade Silicon-on-Insulator (SOI) MOSFET technology has demonstrated its potentialities for high frequency commercial applications pushing the limits of CMOS technology. Thanks to the introduction of the trap-rich high-resistivity SOI substrate on the market, the ICs requirements in term of linearity for RF switches, for instance, are fulfilled. Today partially depleted SOI MOSFET is the mainstream technology for RF SOI systems. Future generations of mobile communication systems will require transistors with better high frequency performance at lower power consumption. The advanced MOS transistors in competition are FinFET and Ultra Thin Body and Buried oxide (UTBB) SOI MOSFETs. Both devices have been intensively studied these last years. Most of the reported data concern their digital performance. In this lecture, their analog/RF behavior is described and compared. Both show pretty similar characteristics in terms of transconductance, Early voltage, voltage gain, self-heating issue but UTBB outperforms FinFET in terms of cutoff frequencies thanks to their relatively lower fringing parasitic capacitances. The use of specific RF test structures at the early stage of a technological node development is of first importance to analyze the transistor parasitic resistances and capacitances, the transistor cutoff frequencies, the self-heating, and the substrate coupling and non-linear behavior. The relative impact of the transistor and the passive elements and interconnections on the small- and large-signal RF performance of SOI RF switches and power amplifier will be presented.

Le marché des mémoires non-volatiles est actuellement dominé par les mémoires Flash. Toutefois, cette technologie mémoire présente de plus en plus de difficultés à relever le défi de la miniaturisation, en particulier pour les applications embarquées. Au-delà des problématiques de tension de fonctionnement imposant des circuits hautes tensions aux rendements faibles et difficilement intégrable, l’un des verrous technologiques critiques est le surcoût grandissant de leur co-intégration avec les technologies CMOS avancées (FD-SOI, FinFET, etc.). Dans ce contexte, les mémoires à commutation de résistance offrent une alternative de plus en plus pertinente à la fois pour répondre aux problématiques posées par les mémoires à stockage de charge ; mais aussi apportent de nouvelles opportunités dans la conception de circuit : mémoire distribuée, architecture neuro-inspirée, etc.
Ainsi le développement de modèles compacts est essentiel pour évaluer et mettre en œuvre ces dispositifs dans un environnement circuit. Cette présentation s’intéressera à la modélisation compacte des mémoires à commutation de résistance de type OxRRAM et PCRAM, de leurs implémentations et des opportunités/difficultés qu’elles présentent.

PhoXonique: Actionneurs et capteurs a base de photonique et de phononique integrees, Xavier Rottenberg (IMEC, BE)

Energy-performance tradeoffs in optical Network-on-Chips, Cédric Killian  (IRISA, FR)

Optical Network-on-Chip (ONoC) is a promising communication medium for large-scale Multiprocessor System on Chip (MPSoC). Indeed, ONoC offers low latency, high scalability, and high bandwidth density. This latest is provided by supporting multiple transactions at the same time on different wavelengths by using Wavelength Division Multiplexing (WDM) within a same waveguide.   However, multiple signals sharing simultaneously the same part of a waveguide can lead to inter-channel crosstalk noise. This problem impacts the Signal to Noise Ratio (SNR) of the optical signals, which leads to an increase in the Bit Error Rate (BER) at the receiver side. If a specific BER is targeted, an increase of laser power should be necessary to satisfy the SNR. During this presentation, we will introduce the concepts of energy-performance tradeoffs in ONoCs using WDM. Furthermore, we will present an offline framework that generates a set of wavelength allocation solutions. Each solution proposes a specific energy-performance tradeoff with respect to application BER requirement. Moreover, the framework relies on architectural parameters, task mapping, and task graph. We will detail the framework, the interaction between the aforementioned inputs, and also introduce the key elements of the model of losses, including crosstalk noise and optical component losses.

Panel, Ian O'Connor (ECL, FR)

Session Biomédical et Nouveaux Paradigmes de Calcul

Epileptic seizures management: localization, onset detection and abortion, Mohamad Sawan (Ecole Polytechnique de Montreal, CA)

When anti-epileptic medication fails, surgery is recommended. This procedure starts by a presurgical monitoring that aims to localize the epileptic focus followed by a resection of the part of cortex tissue that is causing seizures. The current clinical practice for focus localization is based on visual inspections by neurophysiologists of seizure origin and propagation based on surface and iEEG recordings.  Three main challenges are faced nowadays in the epilepsy research community namely the localization of the seizure onset zone, the onset detection and abortion, and the prediction before emergence of epileptic seizures. Researchers are building various wearable and implantable brain-machine interfaces (BMIs) to diagnosis and treat the refractory epilepsy.  We cover in this talk, the achieved circuits and systems for seizure localization using wearable combined EEG/fNIRS helmet-based BMI, then we report the achieved implantable device intended for onset detection and abortion of seizures. The architecture of two generations of seizure detectors based on multichannel simultaneous signal processors dedicated for monitoring the increasing of both the amplitude and frequency variations will be shown.  Direct electrical stimulation and/or drug delivery methods are projected to abort the onset detected seizures.  Concerning the prediction, we focus on algorithmic novel techniques to determine at least 30 min earlier any in preparation seizure to come. Consequently, the clustered spectrum weighted adaptive directed transfer function is proposed and tested on two propagation schemes of synthetic iEEG signals. Results highlight the potential of the proposed methodology in identifying primary from secondary generators of seizure activity. We also present promising preliminary results of a precision-recall genetic based seizure prediction algorithm.

Diagnostic, imagerie et Impedance-Sensing, Florian Köbl (ENSEA, FR)

La mesure d'impédance est une technique de plus en plus utilisée dans les systèmes embarqués pour la santé et biomimétiques, à des fins de diagnostic médical ou en surveillance des performances opérationnelles des dispositifs, où à des fins d'imageries. Cette technique a pour verrou l'adéquation méthode de mesure/algorithme de détection/modèle d'identification pour un contexte applicatif donné. A travers cette présentation, deux applications distinctes seront détaillées :
    - le suivi chronique des interface bio-électroniques implantées pour le diagnostic médical.
    - le développement de capteurs innovant basés sur la tomographie.
Ces problèmes seront abordés depuis leur contexte jusqu'aux architectures embarquées optimisées.

5G Silicon Power Amplifiers, Eric Kerhervé (IMS, FR)

By 2020, 5G mobile communications will have to propose new technical solutions to address the huge rising of the data rate. The 5G data rise must be accompanied by a high-reliability communication link and a drastic reduction of the system power consumption.The power amplifier (PA) is one of the main power-consumption circuit and the 5G PA needs high performances (efficiency, output power, linearity) and low cost (CMOS technologies). One of the most promising technologies to address these requirements is the CMOS FD SOI to improve the PA consumption with a large power back-off (OFDM requirement). This talk presents recent CMOS SOI power amplifier achievements, where new paradigms offer enhanced 5G PA performances.

Playing with number representations for energy efficiency: an introduction to approximate and stochastic computing, Olivier Sentieys (IRISA/INRIA, FR)

Energy consumption is one of the major issues in computing today shared by all domains in computer science, from high-performance computing to embedded systems. The two main factors that influence energy consumption is the execution time and data volume. In the recent years, approximation is receiving renewed interests to improve both speed and energy consumption in embedded systems. Many applications in embedded systems do not require high precision/accuracy, and both software designers and hardware designers often seek for a golden point of the compromise between accuracy, speed, energy, and area cost in several layers with a broad range from application, software levels to architecture, circuit levels. Various techniques for approximate computing (AC) augment the design space by providing another set of design knobs for performance-accuracy trade-off. Stochastic computing (SC) is also seen as an alternative to conventional computing, since requiring less hardware and being more tolerant to soft errors at the expense of higher latency. SC uses a probabilistic model of computation and requires less hardware to implement complex operations. In this talk, we will review the main techniques for operator-level approximations using various number representations and show their benefit in terms of energy efficiency. We will also introduce the basic concepts of stochastic computing as well as its advantages and limitations.

Accuracy-energy trade-off with dynamic adequate operators, Anca Molnos (CEA-Leti, FR) 

Adequate computing is an emerging paradigm in which the accuracy of computation results can be traded for, e.g., savings in energy, improvement in performance, at run-time. This talk presents a method to automatically construct adequate functional units. In this approach the functional unit's datapath is partitioned and the threshold voltage scaling is utilised as a knob to dynamically control the power/precision tradeoff. Furthermore, the model of these operators is integrated together with a CPU in a IoT platform, to perform quick evaluation and simulation of the impact at application level.
The impact of such operators on several benchmark applications, e.g., computational geometry, image processing, are investigated.
Results indicate 30% gain in energy for a small application quality degradation of 2%.

Conception de circuits dédiés au calcul probabiliste, Raphaël Laurent (ProbaYes, FR) 

Le calcul probabiliste, extension du calcul logique, permet de résoudre efficacement de nombreux problèmes pour lesquels l'on dispose d'une information incomplète et/ou entachée d'incertitude. Cependant, si les architectures de calcul actuelles sont très performantes pour effectuer des calculs logiques sur des signaux binaires de manière déterministe, elles sont peu adaptées au calcul probabiliste. A l'inverse, coder des distributions de probabilité sous forme de flux de bits stochastiques permet de réaliser des calculs d'inférence probabiliste dans des circuits à la fois rapides, robustes, et à faible consommation. Cette présentation propose un aperçu des opportunités et challenges occasionnés par la conception de nouvelles architectures stochastiques dédiées au calcul probabiliste.

Vers des compilateurs optimisants pour ordinateurs quantiques, Sylvain Collange (INRIA, FR)

L'ordinateur quantique est désormais une réalité. Par exemple, IBM met un prototype à disposition des programmeurs depuis 2016, tandis que Google prévoit une rentabilité commerciale dans des domaines de niche d'ici 5 ans. Ces développements concrets promettent de mettre en application les travaux théoriques sur le calcul quantique menés depuis les années 1990. En contrepartie, ces premières générations d’ordinateurs quantiques réclament la construction d'un écosystème logiciel entièrement nouveau, à commencer par les outils de base, compilateurs et environnements d’exécution.
En particulier, nous considérons une brique de base d’un compilateur de circuit quantique, l’allocation de qubit. Comme son équivalent classique l’allocation de registres, l’allocation de qubits consiste à placer les variables du programme sur les ressources matérielles. Cependant, l'allocation de qubit doit respecter d'une part des contraintes physiques comme le théorème de non-clonage, et d'autre part des contraintes pratiques sur la connectivité entre qubits.

On the use of Machine Learning for adaptive control of embedded systems, Gilles Sassatelli (LIRMM, FR)

The design of adaptive systems is often regarded as a promising approach for online optimization of various parameters such as performance, aging and power consumption. While there may certainly be overinflated expectations behind the hype of Deep Learning, some of the proven machine learning techniques are certainly worth being investigated for application to embedded systems, be it for optimization or other purposes such as performance prediction. This talk quickly goes through the fundamentals of machine learning and analyses which techniques may prove relevant for steering embedded systems. Focus is then put on Q-learning, a reinforcement learning technique capable of finding optimal decision policy without requiring a model of the environment.

Panel, Bertrand Granado (LIP6, FR) 

Session Verification et Systèmes Embarqués

Dans le domaine de la distribution électrique comme dans l'aéronautique ou l'automobile, la complexité des systèmes embarqués a atteint un niveau tel que les méthodes et outils "classiques" sont en rupture. A cette complexité fonctionnelle, les risques d'intrusion malfaisante s'ajoute par l'ouverture de ces systèmes sur l' "Internet of Things". Connecter directement ou indirectement un produit de sécurité sur l'internet, c'est déclarer une guerre sans fin aux pirates informatiques de mieux en mieux organisés, compétents et outillés.
Cette présentation résume une démarche étudiée par Schneider-Electric dans le cadre du projet S3P, en étroite collaboration avec un ensemble de partenaires académiques, technologiques et industriels, mettant en oeuvre de nouveaux outils de développement, de nouvelles méthodes et architectures, afin d'améliorer la qualité de ses systèmes embarqués tant du point de vue de la sûreté de fonctionnement que de la cyber-sécurité et de la flexibilité.
L'objectif du projet collaboratif S3P est de proposer une plate-forme de développement et d’exécution de logiciel embarqué intelligent, sûr de fonctionnement et d'un haut niveau de sécurité et de flexibilité pour les équipements connectés, les passerelles et les applications de l'IoT.
The zero-defect design of cyber-physical systems has become a key factor to economic success for many companies. However the verification of these systems, in which the operations of physical entities are controlled by computing cores, is particularly challenging since it requires the cooperation of many disciplines.
The aim of the method presented in this talk is to provide a unified testing framework for the validation of cross-disciplinary requirements. It enables to rigorously but easily specify test scenarios associated with specific requirements, and to automatically transform them into test controllers, thus driving the verification process from early design phases to simulation, and ultimately to the validation of the final product.
This solution is illustrated with two fundamentally different use cases: an IEC 61557-12 requirement for a PMD (performance measuring device), and an ART (application reaction time) requirement for an ethernet programmable automation controller.

A l'heure actuelle la vérification par assertions prend de plus en plus d'importance dans les développements industriels d'ASIC ou de systèmes sur FPGA. Les assertions peuvent être exploitées lors d'une simulation afin de valider certaines parties du design, mais leur grande puissance réside dans la possibilité de prouver formellement qu'un design correspond exactement aux spécifications. Lors de cette présentation nous aborderons quelques cas pratiques où un ensemble d'assertions de quelques lignes a permis de découvrir des erreurs qu'un banc de test de plusieurs centaines de lignes n'a pas pu révéler.

The last decade has seen the emergence of multi-core and many-core architectures, i.e. chips integrating several cores and complex networks on chip. Although these architectures may allow a huge gain in terms of performance, they also present important challenges to be embedbed in safety critical environments. As an example, due to the intensive resource sharing and lack of documentation, it is very hard to ensure time predictability,  one of the key element of certification expectation.  The objective of this talk is to explore a model-based approach for helping on the one hand an applicant to answer the MCP-CRI requirements and on the other hand the certification authority to assess the arguments provided by the applicant. 

Modélisation embarquée pour l’avionique, Bertrand Granado (LIP6, FR)

Les systèmes embarqués dans un avion deviennent de plus en plus complexes et nombreux. L’avènement annoncé de l’avion tout électrique pour remplacer les commandes hydrauliques ne va pas inverser cette tendance. Pour sécuriser l’ensemble des capteurs sont disséminés  au sein des appareils et fournissent un ensemble de données qui doivent permettre d’assurer la tranquilité du vol et sa traçabilité. Mais avec la complexification augmente aussi le nombre de données transmises que le pilote ne peut plus seul analyser : il est nécessaire d’augmenter la puissance de calcul dans les avions et de prévoir des système de surveillance automatisés. Dans ce contexte nous présenterons une stratégie de modélisation embarquée permettant une surveillance de l’activité des systèmes électroniques dans un avion.

With the increasing concern about energy consumption in both embedded and high-performance  systems, emerging non-volatile memory (NVM) technologies, such as Spin-Transfer Torque RAM,  have gained high attention as they open new power saving opportunities. Their very low leakage,  makes them good candidates for energy-efficiency improvement in computer systems. Nevertheless,  NVMs have variable performance features, and in particular, a limitation is their high write latency  compared to classical technologies such as SRAM. This may be penalizing, e.g., for write-intensive
workloads.
Given the above features of NVMs, this talk briefly discusses some directions for leveraging NVMs  together with software-level techniques in order to mitigate their negative impact on performance, while benefiting of their low leakage for improved energy-efficiency.

Panel, Eric Rutten (INRIA, FR)

Session Neuromorphique et Sécurité

Le calcul neuromorphique vise à concevoir des systèmes électroniques dont les principes de fonctionnement sont inspirés par le cerveau. En particulier, de tels circuits évitent le goulot d'étranglement de von Neumann en associant étroitement des unités de calcul (neurones artificiels) et des unités de mémoire (synapses artificielles). Ces circuits promettent de mettre en œuvre une intelligence artificielle en utilisant une consommation d'énergie extrêmement faible, des ordres de grandeur inférieurs aux processeurs et aux GPU. Dans cette présentation, nous allons d'abord étudier plusieurs approches du calcul neuromorphique, en insistant sur leurs réalisations impressionnantes. Nous verrons que l'un des plus grands défis, cependant, est l'insuffisance des technologies de mémoire actuelles. Nous étudierons ensuite les mémoires résistives, une technologie révolutionnaire actuellement développée dans les laboratoires académiques et industriels. Nous verrons que ces mémoires ressemblent naturellement à des synapses, et peuvent transformer l'électronique neuromorphique. À la fin du cours, nous examinerons quelques nanotechnologies émergentes, qui pourraient être le futur de l'électronique neuromorphique.

Calcul par réseau de neurones matériels : quelques résultats inattendus, Sylvain Saïghi (IMS, FR)

Le calcul par réseau de neurones matériels, connu sous le nom d'ingénierie neuromorphique, est aujourd'hui bien présente dans la communauté des concepteurs de circuits intégrés (projets ANR, EU, topics des conférences). L'apport des nanotechnologies lors de la dernière décennie a fortement contribué à la notoriété de cette thématique de recherche. Cependant, l'étude des architectures permettant un traitement de l'information efficace notamment pour les tâches de RMS (Recognition, Data Mining and Synthesis) est loin d'être aboutie. En s'intéressant à un cas particulier d'apprentissage, nous verrons que l'architecture du réseau de neurones peut amener à des résultats inattendus.

Evaluation de la sécurité de la technologie ARM TrustZone, Lilian Bossuet (Laboratoire Hubert Curien, FR)

La cybersécurité des systèmes embarqués est devenue un enjeu majeur pour le développement de l’internet des objets sans pour autant entrainer les acteurs industriels à y consacrer une part importante du budget de conception. Des technologies comme la technologie TrustZone, proposée par la société ARM, permettent de supporter une architecture logicielle d’exécution de confiance (TEE, Trusted Execusion Environment) et sont des solutions intégrées peu couteuses. Si ces technologies permettent une isolation et une exécution sécurisée d’applications critiques (par exemple bancaires) plusieurs travaux récents ont mis en lumière plusieurs failles ou limites de sécurité. Par exemple, dans le cas de processeurs ARM embarqués dans des SoC hétérogènes du type Xilinx Zynq ou Intel SoC FPGA, il existe de nombreux problème de sécurité lorsque le concepteur tente d’élargir la TrustZone au-delà du coeur de processeur à toute la logique programmable. Cette présentation présentera une synthèse des travaux actuels dans ce domaine.

Les architectures many-coeurs sont amenées à intégrer de nombreux systèmes dans les années à venir. Si les métriques ayant guidées leur conception concernent majoritairement la performance temporelle et l’efficacité énergétique, il est maintenant indispensable de penser la conception de ces architectures en intégrant des contraintes de sécurité pour la protection des informations manipulées par ces architectures.
Durant cette présentation, nous analyserons les menaces pesant sur ce type d'architectures dans un contexte cloud computing. Puis, des contre-mesures permettant de sécuriser le déploiement de machines virtuelles ainsi que leurs applications seront détaillées.

IoT applications are covering a wide range of performance and energy needs from monitoring up to smart camera applications requiring a lot of power. Also, within an application domain, performance requirements can be extremely variable. We focus here on state-of-the-art microcontrollers: individually they cover one slice of power/performance needs but are not able to give very high speed or very low power in case of application requirements. The need for flexibility is clearly highlighted here. The L-IoT platform is proposed to cover a wide range of IoT applications requirements in terms of performance and energy. The architecture is partitioned into advanced wake-up features (always responsive) and more power consuming on-demand system. The on-demand system is woken-up in case of an application requirement (timing-driven) or in case of enough energy recovered (energy-driven). At technological level, FDSOI is used to bring more flexibility in terms of performances. At design level, IP blocks are made adaptive and ultra low power. In order to address the security issues, L-IoT must provide the support to implement end-to-end security solutions for the entire IoT stack.

Over the past 10 years, the multitude of highly constrained applications such as radio-frequency identification and sensor networks has led to a new trend in the development of cryptographic primitives. Many algorithms categorized as lightweight cryptographic algorithms have been developed specifically for these new applications. Comparing them is very important when choosing an algorithm but also very challenging because every application has its own constraints. This fact leads to a different choice of design strategies, and the best algorithm for one application is not necessarily the best for all applications. Moreover, the definition of what is lightweight is not always the same because lightweight covers a reduction in power and energy consumption just as well as a reduction in area for hardware.
This work proposes a fair comparison of lightweight hardware implementations of four recent block ciphers (Klein, Led, Lilliput, and Ktantan). Because it is included in a large project that aims to protect the hardware against cloning and counterfeiting, the main constraint is the area required by the protection scheme. As a result, we chose to target only the smallest possible area for each selected algorithm. Consequently, two strategies are presented: full width and serial hardware implementations. All results were generated and verified after place and route for Xilinx Spartan-6 and Spartan-3 field-programmable gate arrays. In addition, all designs have been synthetized for application-specific integrated circuit. The energy consumption for FPGA implementation has been added as a constraint at the end of the study and shows that the choice of the algorithm is different if the two constraints are taken into account.

Security is a major issue nowadays for the embedded systems community. Untrustworthy authorities may use a wide range of attacks in order to retrieve critical information. This talk introduces ARMHEx, a practical solution targeting DIFT (Dynamic Information Flow Tracking) on ARM-based SoCs (e.g. Xilinx Zynq). Current DIFT implementations suffer from two major drawbacks. First, recovering required information for DIFT is generally based on software instrumentation leading to high time overheads. ARMHEx takes profit of ARM CoreSight debug components and static analysis to drastically reduce  instrumentation time overhead (up to 90% compared to existing works). Then, security of the DIFT hardware extension itself is not considered in related works. In this talk, we tackle this issue  by proposing a solution based on ARM Trustzone.

Panel, Frédéric Pétrot (TIMA, FR)

Session Microarchitecture et Reconfigurable

A case for compressed caches, André Seznec (IRISA, FR)

Compressed caches have become an attractive design point for effective hardware implementation for last level caches (LLC).  A compressed cache ideally exhibits  the behavior of a large cache, but at the cost of a small cache in energy and silicon area. The design of a compressed cache faces two major difficulties, the design of a cost effective cache layout structure and the design of efficient cache compression/uncompresion scheme. In this talk, I will present the recent advances we have have made in both directions, the skewed compressed cache and the YACC cache, and the DISH compression scheme targetting these two cache layouts.

HPeC: mission-aware self-adaptive high-performance embedded systems for autonomous vehicles, Jean Philippe Diguet (Lab-STICC, FR)

Autonomy of robots and drones means High-Performance Computing that is required to sense the environment and make decision with strong constraints w.r.t. power, footprint and reliability. The HPeC project addresses this question with a new mission aware strategy based on a global closed-loop approach. HPeC aims to  dynamically configure hardware and software resources to provide the autonomous system with the best computing performances according to the mission decisions, the environement variations  and the health of the system.  The talk will cover the whole HPeC strategy that relies on 4 key ideas:

  1. Separate the mission level and the autopilot level for safety and independance from the autonomous vehicle plateform.
  2. A tile-based dynamically reconfigurable architecture that implements IPs from existing libraries or generated with HLS tools.
  3. A two-stage configuration decision: 
    1. Level 1: A deterministic control of shceduling sequences including runtime HW/SW configurations and
    2. Level 2: Stochastic methods for online decision making according random internal (failures, system state) and external events (environment variations, application results)
  4. A demonstrator based on a UAV embedded the HPeC board.

Implementing self-adaptive embedded systems, such as UVs, involves an offline provisioning of the several implementations of the embedded functionalities with different characteristics in resource usage and performance in order for the system to dynamically adapt itself under uncertainties. FPGA-based architectures offer support for high flexibility with dynamic reconfiguration features. We propose an autonomic control architecture for self-adaptive and self-reconfigurable FPGA-based embedded systems. The control architecture involves a reconfiguration manager and a scheduling manager. In this presentation we focus on the design of the reconfiguration manager. We propose a design approach using automata-based discrete control. It involves reactive programming that provides formal semantics, and discrete controller synthesis from declarative objectives.

La complexité des architectures de calcul ne cesse de croitre et a progressivement conduit à des systèmes reconfigurables et multi-processeurs. Cette évolution architecturale permet alors d’assurer l’exécution d’applications parallèles et flexibles de plus en plus complexes. Parallèlement à cela, ces architectures sont soumises à des conditions de fonctionnement variées, pouvant conduire à l’apparition de fautes au sein même de ces systèmes. Pour parvenir à délivrer les services pour lesquels elles ont été conçues, ces architectures doivent être équipées de mécanismes de gestion de fautes permettant d’assurer l’exécution des tâches applicatives. Cette présentation se positionne dans ce contexte et exposera plusieurs techniques utilisables d’une part pour la partie multiprocesseur et d’autre part pour la partie reconfigurable de ces architectures. Les techniques présentées au cours de cette présentation se situent au niveau tâches et ont donc vocation à être supportées par l’operating system gérant à la fois les coeurs de calcul et la zone reconfigurable de l’architecture.

Pour améliorer la flexibilité des plateformes à base de puces reconfigurables, il est nécessaire de fournir à l'utilisateur final une gestion dynamique des tâches. Pour cela, il faut permettre au système de migrer à sa guise les tâches entre les différentes ressources à sa disposition. Nous présenterons une méthodologie permettant de mettre en œuvre des migrations au sein d'une plateforme hétérogène, ainsi qu'un prototype démontrant le faible coût en ressources et en efforts d'intégration qui sont induits.

We are currently witnessing a trend in the democratization of tightly coupled CPU+FPGA platforms to a wider population of users, such as the software developer community. In this context, we present  a system design flow process targetting  CPU and FPGA platforms. After an overview of existing modelling approaches and their limitations for FPGA, we present our  methodology based on C/C++ specifications that automatically generates virtual platform for different Hw/Sw partitioning, while integrating monitoring and analysis capabilities for performance profiling. We also show how we can achieve the architectural implementation (complete system generation for the physical platform), mainly by leveraging tools from FPGA vendors that perform the low-level synthesis and the bitstream generation.

Panel, Anca Molnos (CEA-Leti, FR) 


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Sébastien Le Beux,
1 févr. 2018 à 15:26
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Sébastien Le Beux,
1 févr. 2018 à 15:26
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Sébastien Le Beux,
29 janv. 2018 à 08:58
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Sébastien Le Beux,
27 janv. 2018 à 07:27
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Sébastien Le Beux,
29 janv. 2018 à 09:16
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Sébastien Le Beux,
27 janv. 2018 à 05:19
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Sébastien Le Beux,
29 janv. 2018 à 09:00
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Sébastien Le Beux,
27 janv. 2018 à 05:19
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Sébastien Le Beux,
29 janv. 2018 à 08:57
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Sébastien Le Beux,
27 janv. 2018 à 09:15
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Sébastien Le Beux,
29 janv. 2018 à 08:57
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Sébastien Le Beux,
29 janv. 2018 à 08:57
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Sébastien Le Beux,
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