2014 數位電路應用設計實訓

授課老師

賴裕昆老師、陳世綸老師

教室

中原大學電機工程學系 電學大樓B01實驗室

成果發表:

課程表


Day Topics References Lecture Notes (ppt) In-Class Labs & Homeworks
Week1
1

Introduction to Lab & Design Environment

Introduction to ISE Design Suite (Schematic Entry)

ISE10.1 操作教學

Nexys2 Board Introduction(pdf)

(1) Introduction
(2) Verilog Syntax

Lab1:Add files into a new design.
Nexys2 FPGA Board Introduction

Lab2: 1-bit Buffer with LED (Schematic, Pin assignment, Configure FPGA Device)

HW2:Switch & Leds

2
Basic Review Logic Design
Verilog Hardware Description Language Basic Syntax
Introduction to Nexys™2 Spartan-3E Development Board

Sequential Logic Design Flip-Flops
Frequency divider & counter design
7 Segment Led Decoder
(3) Gate-Level

(4) Verification

(5) Expressions

(6) Procedural

Lab3: (3.1~2)Multiplexer 2-1,
(3.3) Multiplexer 4-1,
(3.4) 7-Segment Led Decoder

HW3:Switch & 7-Segment LEDs

Lab4Flip-Flop, Register, Up Counter,
Clock Divider

HW4:Pre-Load 8-bit Counter + 7-Segment LEDs

3

Pre-load Up/Down counter

 



(7) Examples


Lab5:De-Bounce, Scan



HW5: 
Pre-Load 8-bit Counter + Debounce + Scan module

Lab6: Counter (mod-6, mod-10, mod-60)
HW6: Counter mod-24
 
4

Introduction

Hierarchical Design Priciple

Structural Modeling



(0) Introduction

(1) Hierarchical Design Priciple

Lab 1: .Half Adder, Full Adder, 4-bit Ripple-Carry Adder

lab1說明

ha.v fa.v fa_test.v fa-4bit.v fa_4bit_ucf.ucf



 5
Comparison of Software and Hardware

Behavioral Modeling

Verilog Test Bench

   
(2) Comparison of Software and Hardware

Lab 2: .ALU, ALU Test Bench

Lab 2 說明

alu.v 

 6  
Design Flow & Verilog Test Bench
 
(3) Design Flow & Verilog Test Bench

 Lab3:Traffic light

trafficLight_tb
 
1Week2


 Project Alarm Clock

 



 1

Controller Design

Finite State Machine (FSM)

 

(4) Controller Design & Finite State Machine (FSM)

(5) Advanced Design

Final Project Calculator

Final Project說明

 完整版計算機

 2
Final Project Design 
 



 3

Final Project Presentation

 

 

 


 
   


評分標準


Labs & Homeworks 30%
Projects (1) & (2)
60%
Presentation
10%


Development Boards

Nexys™2 Spartan-3E FPGA Board
    (16MB Micron CellularRAM, 4MB Numonyx StrataFlash, VGA, RS-232, high-speed expansion connector)
    Nexys2 reference manual
    Nexys2 schematic diagrams
    Master UCF file for the Nexys2-500
    Master UCF file for the Nexys2-1200

    Spartan-3E Databook




中原大學電資學院 數位邏輯電路暨系統晶片設計共構實驗室
Xilinx FPGA 晶片設計實驗室
http://ecelab.cycu.edu.tw
子網頁 (1): Homeworks
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ShihLun Chen,
2014年7月30日 上午8:12
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ShihLun Chen,
2012年8月12日 上午5:51
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ShihLun Chen,
2012年8月14日 上午2:08
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ShihLun Chen,
2012年8月12日 上午3:16
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ShihLun Chen,
2012年7月9日 上午1:17
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ShihLun Chen,
2012年7月9日 上午5:07
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Bit_File_Nexy2_500_1200 (2).zip
(6k)
Michael Lee,
2012年8月13日 下午11:40
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ShihLun Chen,
2012年8月15日 上午7:43
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Lab 1.pdf
(338k)
ShihLun Chen,
2012年8月12日 上午5:54
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Lab 2.pdf
(429k)
ShihLun Chen,
2012年8月12日 上午3:30
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ShihLun Chen,
2012年8月12日 上午3:30
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YK CYCUEE,
2012年8月3日 上午2:36
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Traffic light.zip
(2k)
游輝評,
2012年8月13日 上午1:22
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alu.v
(0k)
ShihLun Chen,
2012年8月12日 上午3:37
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fa-4bit.v
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ShihLun Chen,
2012年8月12日 上午3:37
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fa.v
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2012年8月12日 上午3:36
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fa_4bit_ucf.ucf
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ShihLun Chen,
2012年8月12日 上午3:37
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fa_test.v
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ShihLun Chen,
2012年8月12日 上午3:36
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ha.v
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ShihLun Chen,
2012年8月12日 上午3:36
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2012年7月11日 下午6:54
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YK CYCUEE,
2012年7月11日 下午6:54
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trafficLight_tb.v
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游輝評,
2012年8月13日 下午10:11