半加算器(std_logic型使用)
掲載ページ:59、リスト番号:4.1
【VHDL記述】
-- std_logic型を使用するための
-- ライブラリ宣言とパッケージ呼び出し
library IEEE;
use IEEE.std_logic_1164.all;
entity HALF_ADDER is
port ( A, B : in std_logic;
S, C : out std_logic );
end HALF_ADDER;
architecture STRUCTURE of HALF_ADDER is
begin
S <= A xor B;
C <= A and B;
end STRUCTURE;
【Verilog-HDL記述】
module HALF_ADDER (
A, B,
S, C
);
input A, B;
output S, C;
assign S = A ^ B;
assign C = A & B;
endmodule
【合成結果】