【VHDL記述】

library IEEE;

use IEEE.std_logic_1164.all;

use IEEE.std_logic_unsigned.all;

entity RSA is

port ( P, E, M : in integer;

C : out integer );

end RSA;

architecture EQUATION of RSA is

begin

C <= ( P ** E ) mod M;

end EQUATION;

【Verilog-HDL記述】

※ この回路のVerilog-HDL記述は、割愛させて頂きます。ご了承下さい。

【合成結果】

※ この記述は合成できません。