電源回路の設計

■ローノイズ回路はそのプリント基板のパターン設計に依存する

　最初は回路の中の一部である電源回路から述べていくが、その前に基板ができるまでの設計の工程について触れることにしよう。

　電子回路の設計は、以下の図のような工程で行われると思われているのが一般的である。

　上記工程の後にガーバーデータ出力及び、基板製造、部品のマウント、電気的チェックとなる。　

しかし、この工程の概念ではローノイズ設計などの最適設計はできないと断言する。設計者にとって基板のパターン設計である基板のアートワークを如何に最適に設計するかで製品の成功の成否がかかっている。

　つまり、基板のアートワークこそがローノイズなどの設計上の性能を左右するからである。｢いや、うちでもその程度の認識はありますよ｣という回路設計やアートワーク設計に携わる業者さんはいるだろう。

　回路の設計者から回路図を基板のアートワーク設計者は受け取り、その回路図での指示を実現すべくパターン設計が行われる。

　しかし、回路の設計者は実際の電気回路のふるまいに対してどこまで知識があるだろうか？。いや、もちろん回路素子や回路の動作原理程度は問題ない程度に把握していることが前提であるが、それ以上に目的とする性能、ここでは特にローノイズ設計に注視して判断しなくてはならないが、本当にどこまでのレベルで回路設計がなされているかが問題だ。

　下の図は基板アートワークの設計から逆にフィードバックして回路図やその回路仕様を見直すことを表している。

　ただし、基板のアートワークの都合、例えば部品が数量及び外形的に入らないとかそのようなことから回路図へフィードバックしているわけではない。ローノイズ設計という性能上の要求から回路図を見直すべきという観点でフィードバックしている。

　回路設計者は自ら描いた回路図の範囲でしか、製品の性能に対する責任はないと思いがちだが、実装状況、特に基板のパターン設計に関しては、回路設計者にとっては物理学的及び、数学的解析能力が不可欠である。大学の専門基礎課程で習った物理学（電磁気学）や工業数学をフル稼働で発揮することができなくてはならない。

　それなのに基板のアートワーク設計担当者に流れ作業的に引き渡していたのでは、｢ローノイズ回路の設計｣はできない。ローノイズのオペアンプなどの高価な部品をふんだんに使っていても基板のパターンのアートワーク設計が間違っていると、宝の持ち腐れになるのは必至だ。

　また、アートワーク設計者にとっても、ただ、回路設計者から渡された回路図を基にやみくもにパターンを引いていたのでは、同業他社との競争に勝てないことになる。

■ローノイズ特性を必要とする分野

　ローノイズ特性を必要とする分野は、例えば、ストレイン・ゲージを利用したロードセル用増幅器、X線CTのチャンバーの積分器、オーディオ用増幅器などである。これらのレンジは120dB以上を求められる世界である。これに対し、ビジュアル用ではDG、DPはせいぜい50dBもあれば優秀であろう。また、デジタル回路でも30dBもあればよい。ただし、ビジュアルやデジタル回路は周波数帯域が広く、この低いレンジですら確保するのに大変苦労することになる。

　下の図はそれぞれの分野のレンジ（ダイナミック・レンジ）と周波数帯域を表したものである。

■低周波領域の分野と高周波領域の分野では基板のパターン設計の概念が180度異なる

　こんな表題だと、「低周波だろうが高周波だろうが、基板のパターン設計上は共通じゃないの？」という疑問の声が聞こえて来そうだが、はっきり言っておこう。まったく違うのだと！

　ロードセルやオーディオなどのローノイズを求める分野とビジュアルやデジタルの分野では、実は基板パターンや回路に於けるテクニックがまったく違うのをこれから順次説明する。低周波領域も高周波領域も基板のパターン設計はどちらも基本的には”いっしょではない”のである。それらの基板のパターン設計はその概念が１８０度異なると思って欲しい。

　一般にICの電源端子とGND端子との間のパスコン（コンデンサー）はICの動作を保障するものであり、 ビジュアルやデジタルの分野ではパスコンを省くことはできない。

しかし、低周波数領域で使うロードセルやオーディオを対象とするローノイズ化技術では、このパスコンは電源の変動を信号GNDパターンに呼び込むものであり、120dB以上のレンジを確保する上でとても有害である。

■電源回路は邪魔者

　｢電源回路は邪魔者｣とはどいうことか？。オペアンプなどに電源を供給する重要な役割が電源回路にはあるのだが、電源レギュレータのICは、実はあまり役に立ってくれていない。

　基板上の電源ICの位置は以下の図に青色の点線枠で示すように信号の基点となる１点アース・ポイントからは遠いところ（邪魔にならないところ）に配置してもかまわない。もっと重要なオペアンプなどの回路を優先して１点アース・ポイントに近づけるべきだからである。

　もちろんのことだが、信号入力及び出力コネクタや電源入力コネクタもこの１点アースに極近でなくてはならない。

　ただし、電源ICの供給入力、出力及び、GND線は独立したパターンで且つ、より沿った引き回しでなくてはならない。パターンの線幅は電流量に見合った値であるが、パターン間の間隙は基板の製造上のデザインルールでの値、つまり100μとか250μmとし、それ以上の隙間を空けてはならない。

　昔のプリント基板のない時代は、真空管を配線材で結線していたが、この時代でも配線は必ず沿わせて隙間をつくらないように配慮していた。現代の基板パターンも同じことなのだ。

　電源IC周りの電源回路図は一般には以下の図のように整然と表される。（プラス極の電源系だけを表現）

　ところが、基板のアートワーク上のパターン設計では上記の全体パターン図から抜き出すと、以下の図ようになる。回路図とは似ても似つかぬではないかと思われるだろうが、これがローノイズ回路基板での電源のパターンだ。

　しかし、電源ICの入出力端子のコンデンサCp1、Cs1は１点アースの極近に置かなくてはならない。その上で電源ICへのパターンを引き伸ばしていいのか？と心配されるかも知れない。結論から言うとまったく大丈夫である。筆者はこの方式で数十万台の量産を手がけてきたが、ユーザーサイドでもトラブルは起きなかった。（筆者はわざとリボン・ケーブルを使って1ｍも引き伸ばして実験したことがある）。

　ところで、上記の図では１点アースが２点あるではないかと気付かれるだろう。これは、ブリッジダイオードや外部電源からの脈流やノイズによる影響を少なくするためのテクニックで、信号系の１点アースを電位的に乱さないためのものである。この２点のアースポイントは極近に配置しなくてはならないことは言うまでもない。

　上図のようなパターンにすることで、電源ICのGNDのパターンには電源ICの消費電流しか流れず、また、その電流は微小であり、動作時も安定しているため、電源ICの出力の電位は１点アースの電位に対して変動の少ないものとなる。もっとも、この電源ICのGNDパターンは必要以上に太くすることで、よりいっそう変動を抑えることができる。

　以上が基板アートワークの設計から逆に思考をフィードバックして回路図やその回路仕様を見直すということの本質である。

■配線パターンは沿わせなくてはならない

　電源ICに行くパターンは、しつこく言うが、必ず基板の製造上の制限からくるデザインルールの最低クリアランスでより沿っていなくてはならない。これらのパターンがより沿っていなく、パターン間にループ面積をかかえてしまうと、たちまち発振などのトラブルを発生してしまう。

　配線パターンのインダクタ成分は、そのパターンが描くループ面積に依存する。下の図は、高校の物理で習ったと思うが、磁束が電線のループ面積と磁束密度の積であること、磁束密度は電流に比例する原理を示したものである。

　電源ICは１点アースから遠ざけることができるのは先述したが、これは他の重要なオペアンプなどの信号を扱う回路を１点アースに近づけることが優先されるからである。

　インダクタンスは自己起電力によるもので、磁束と比例する。つまり、インダクタンスは電流値が同等なら、ループ面積に比例することになる。パターンを沿わせずに引いてしまうと、電源ICの前後でインダクタをだかせたことになり、発振などのトラブルを引き込むことになる。

　下の写真は上杉佳郎氏（故人）設計の真空管アンプのシャーシー裏の写真である。配線がしっかりと束ねられ、シャーシーと密着して這わせられていることが見てとれるだろう。

　真空管時代も現在のプリント基板時代も配線に関しては技術的には同様であり、磁束の問題を把握した配線の原理が共通にまかりとおる。GNDとしてのシャーシーとの間の隙間をできるだけ小さくし、また各配線も同様の理由で隙間なく束ねることが重要である。

　プリント基板のパターンも電圧に関わる安全規格や製造上のコストに関わるデザイン・ルールの最低クリアランスで沿わせて配線（極間耐圧に注意）することがローノイズ化の基礎である。高周波なら配線間キャパシタによるクロストークの問題も出るが、低周波では高いダイナミックレンジを優先する。

　高いダイナミックレンジを確保する増幅回路には多量のネガティブ・フィードバック（負帰還）を施さねばならず、設計上DC～10MHｚくらいの帯域で安定性を監視する必要があるので、配線におけるループ面積によるインダクタ成分を極力抑えなくてはならない。

　しかし、考えて欲しい。パターン間250μmで、銅箔の厚み30μmでは1ｃｍあたりのキャパシティは0.01pF程度である。むしろ、電流ループのインダクタの方が、フィードバック系の安定性の確保には弊害をもたらすのだ。

　以下に述べる電源ICも含め、ローノイズを実現する上で各ICの電源のパスコンと信号GNDとの隔離を実現することが重要である。その上で、OPアンプ回路や電源ICは自らの動作上の安定性を確保するために高域周波数（100KHz～10MHz、或いはそれ以上）で影響のでる磁束ループ面積を極力抑える必要がある。

■電源回路の設計

　以上のことで、もうお判りだと思うが、電源ICのGND線パターンには、電源電圧の揺れや電磁誘導性の雑音を入れないために電源ICの電源端子とGND端子間に直近でパスコンを入れないこと。その上で発振などのトラブルを起こさないためには電源端子、出力端子、GND端子へのパターンはきれいに沿っていなくてはならないということである。電源ICは本来おとなしいものであり、供給側の電源入力の変動には極めて強いものである。これはあくまで、このICの各端子へのパターンが一束に沿ったラインとした場合に実現するものである。

　後にも説明するが、電源ICの内部トランジスタの五極管特性（古い言葉ですみません）や負帰還制御により、供給側の電源変動の除去比は60dB以上も確保できる。

しかし、せっかくのその高性能にもかかわらず、電源ICのGND端子にパスコンからの供給電源の揺れ電流が入ってきたら、電源ICはその変動電位を基準にするので、電源ICの出力が揺れてしまうことになる。

　｢電源回路は邪魔者｣と先述した。しかし、邪魔者がその配線パターンの設計の失敗で暴れ者になってしまってはならないのだ。

電源回路の設計は以上のことを踏まえて、基板パターンだけではなく、その回路も最適に設計しなくてはならない。回路の設計者は数学や物理学を駆使してこの作業をこなさなくてはならないが、以下に順次説明していく。

■電源ICの把握

　リニアテクノロジー社の電源ICである”LT1963”を例にその特性から等価回路の各定数を引き出してみよう。

　”LT1963”は内部回路を公表していないが、LDO（ロー・ドロップ・アウト）をうたっているため、プラス電源用とした場合でも、以下の図のように出力トランジスタはPNPを使用した構成とみるべきであろう。

　ただ、この欠点は無負帰還では出力インピーダンスが高いことである。そのため負帰還制御された通常の使用時でもエミッタ・フォロワー・タイプよりも高い出力インピーダンスになってしまう。また、このPNPトランジスタのコレクタ出力方式は、これ自身がエミッタ接地タイプの増幅器になっており、その増幅率は出力電流量に比例してしまう。つまり、次に説明する負帰還設計におけるループ・ゲインが負荷電流や負荷抵抗に左右されてしまうことにもなる。

　下の図は”LT1963”のSPICEモデルのデータから得た同ICの無負帰還の場合のゲインー周波数特性である。上述したようにゲインは負荷電流や負荷抵抗に左右されてしまうので、出力のコンディションはこの図の右下に記述しておいた。

　一般のオペアンプICでの同特性は極（Pole）が１個のみであるが、LDO系の電源ICでは２個の極とその間にゼロ点（Zero）が意図的に配置してあるものが多い。

　0.74Hz前後にゼロ点を設けてあるが、電源ICとしては出力端子に大容量のコンデンサを付けることが前提であるので、IC内部の出力抵抗とこのコンデンサによる極が生じることをこのゼロ点で解消する設計になっている。この出力コンデンサの容量の設計上の目安はこのゼロ点からセカンド極の18.5KHｚの間にすればよいことになる。

　出力コンデンサの値に付いては電源ICのフィードバックのオープン・ループ・ゲインと位相特性、及び出力電流のステップ応答のシミュレーションの説明で後ほど説明（決定）する。

　さて、いよいよこの”LTC1963”を解析することにするが、バイポーラ・トランジスタ単体のAC特性上の等価回路は以下のようになる。これはジャコレット（Giacollet）の等価回路といって筆者が昔から好んで用いている。hパラメータ方式の等価回路より現実的でわかり易いからである。この等価回路内の各素子はアドミタンスで表す。つまり実数の抵抗はその逆数のコンダクタンスである。

　ここで、Sはラプラス演算子（σ＋ｊω）であることは大学の数学基礎課程で習ったのを思い出してほしい。微積分を代数幾何に座標変換するナポレオン時代の便利な発明だ。

　筆者もICよりはトランジスタなどの細かい部品を集めたディスクリート設計を得意とするが、その組み合わせなどの｢DC設計｣を行える設計者は多い。せいぜい、トランジスタのコレクタ電流や印可電圧を電卓ではじき出して許容パワーや出力スィングなどの確認設計で済むからだ。しかし、フィードバック理論などを踏まえた｢AC設計｣を行える設計者は少ないのが現状だ。これは設計者の直感とはかけ離れた数学力、及びその実質的な計算力を必要とするためだ。電源やオペアンプ回路などの基板のパターン設計の最適化まで含めた回路設計は、この｢AC設計｣ができなくては無理といってよい。｢AC設計｣なしに偶然できたとしても、製品の設計としてはおぼつかないものになってしまう。

　さて、バイポーラ・トランジスタのベース・エミッタ間電圧に対する電流増幅率Gmは常温（T=300°K）では、38.68とコレクタのアイドリング電流の積と今でも筆者の頭の中に４桁で憶えている（もっともトランジスタのジャンクション温度は常温よりはるかに高い）。

　Cμはトランジスタの各メーカーの仕様書データに記載されているベース接地でのコレクタ出力容量、つまり、コレクタ・ベース間容量Cobである。

　下の図に示すが、トランジスタのコレクタ・エミッタ間は五極管特性といって（今は言わない）、その電圧に対してコレクタ電流が定電流性を示す。Gceはトランジスタのアイドリング電流及び、そのコレクタ・エミッタ間電圧での⊿Vce/⊿Icで求まる勾配が示す抵抗の逆数、つまりコンダクタンスである。

■電源ICの簡易的な表現手法

　さて、電源ICの内部回路を各トランジスタの結合で構成した等価回路で表してシミュレートすることもやぶさかではないが、”LT1963”の内部回路が公開されていないことと、ノード数が１００を超えてしまうので、もっと簡単な手法でシミュレートしよう。

　ここでは電源ICが｢邪魔者｣であることを表すことが主題であるので、電源ICの出力インピーダンス特性を求めてみよう。

　先の”LTC1963”のゲインー周波数特性を基に、負帰還制御された電源回路の出力インピーダンス特性を求める等価回路は以下のように集約できる。

この等価回路での各素子の定数は先のゲインー周波数特性から以下のように求まる。

　ここで、この等価回路の最も重要な点は｢キルヒホッフの電流法則｣、つまりすべての電流の和は零になるという法則である。つまり、各ノードの電流和は零になることを基本にしてノード方程式に導くことだ。

　このためには思考を切り替えてオームの法則｢V=Z・I｣を｢I=Y・V｣とすることに普段から徹することが回路設計者の責務だ。

　この式から入力電流Iiによる各電圧を求めるために係数と入力値をまとめると、複素マトリクスは以下のようになる。ただし、AC解析なのでDC値のVrefはゼロとする。

　出力インピーダンスは｢Vt/Ii｣を上記の複素マトリクスから求めればよい。信号はサイン波のみのAC解析なのでS＝jω（σ＝0）であり、Vref（DC1.21V）も0Vとみなせる。各要素の複素数演算ではあるが、クラウト法（LU分解）で解析すると以下の出力インピーダンス特性を得る。

　この図では”LT1963”のSPICEモデルでの出力インピーダンス特性との比較表示を行っているが、ほぼ近似していることが判る。

　高域の周波数になるほど出力インピーダンスが上昇しているのは、フィードバック・ループのゲインが高域ほど減少していくためであるが、実際上は出力端子に接続されるコンデンサCtの容量がゼロではなく、数百μFの大容量コンデンサを取り付けるので、この問題を解消している。つまり、高域のレギュレーションは、出力のコンデンサCtに依存しているのだ。

　負荷容量Ctを決定しなくてはならないが、オープン・ループ・ゲインと位相の関係から求めることにしよう。

　以下の図は電源ICの出力端子とフィードバック抵抗Gfbを分離してフィードバックの安定性を判断するためのオープン・ループの等価回路である。ただし、電源ICの出力インピーダンスが高いため、出力電圧VtでのGfbによる分流の発生を考慮してダミーのGfbを出力端子側におく構成となっている。

　この等価回路においてフィードバック用の抵抗Gfbを流れる電流は”LT1963”のADJ入力電流10uAに対し200倍以上大きいので、Fbは1.21/10の比率のまま扱える。この等価回路を基にオープン・ループ・ゲインを求めるために｢Vt/Vi｣を以下の複素マトリクスを係数とする式を作成する。

　AC特性なのでDC値のVrefはゼロとみなせる。入力電圧Viに対する各電圧を求めるために係数と入力をまとめると、複素マトリクスは以下のようになる。

　上記の複素マトリクスから求めたフィードバック経路のオープン・ループ・ゲインと位相特性を下図に示す。位相特性に関しては、ネガティブ・フィードバックであるので、－180°が基本であり、これを0°として表示している。

　このシミュレーションでは、Cｔ＝10uF、100uF、400uFの場合で計算してある。位相が－135°の状態でループゲインが－20dB（厳密には、－15dB）以下になっていれば充分安定していると判断できるが、これを充たすにはCｔが400uF以上必要と判る。Ctは先の電源ICの周辺の回路図や基板のパターン図ではCs1のことである。

■出力側の電流外乱を想定したステップ応答による安定性の判断

　上の図ではフィードバックのオープン・ループ・ゲインと位相の関係の判断で安定性を判断したが、これをさらに確実にするために、先の出力インピーダンス特性を求める本等価回路を基に、出力の負荷電流が0mA→50mA→0mAのステップ状になった場合の出力電圧ー出力電流のステップ応答特性を求める。

結果は以下の図に示す。

　尚、実際の電源ICは出力段がオペアンプのようにプッシュプル構成ではなく、片方向のみの電流供給構成であるので、このシミュレーション上のステップ応答の後半の立ち上がりは多少異なっていると思ってよい。

　再度言うが、Ctは先の電源ICの周辺の回路図や基板のパターン図ではCs1のことである。このCtが10uFや100uF程度ではオーバーシュートが発生しているため、安定状態とはいえない。Ctは400uF以上が必要といえる。ただし、出力インピーダンスとの関係でファースト極の78mHz以下（厳密にはゼロ点が功をなさない周波数域）になるような巨大な容量は、またもフィードバック系の不安定を導くので要注意である。

このステップ応答の特性からも先のフィードバックのオープン・ループ・ゲインと位相の関係の判断と一致することが判るだろう。

　下にもう一度、電源ICの部分の基板パターンの概念図を示そう。

Cs1（Ct）は、1点アースの極近に配置され、電源ICとは遠く離れていてもかまわないと述べたのは、電源ICの出力インピーダンスは周波数が高域にいくほど高く、ステップ応答への緩和性能はコンデンサ（Cs1）に遠く及ばないからである。

　電源ICが、その供給先であるオペアンプ群に対して安定して動作するとは、以下の項目が充たされることである。

１．おおもとの電源のリップルなどの変動の影響を受けないこと。また、それに影響された出力であってはな

　　らないこと。

２．供給先の回路の消費電流の変動で、不安定にならないこと。

３．自らノイズを出さないこと。

　上記の項目は一見、普通の設計目標に見えるかもしれない。しかし、上述してきたように電源ICの性能（性格）からすると、回路図で描かれる電源ICとその周辺のコンデンサの配置は、基板のパターン設計上の配置とはイメージが大きく異なった印象を受けた方も多いだろう。

■次回はAD、DA変換回路の基板パターン設計、乞うご期待！！

　次回はAD、DA変換回路の基板パターン設計だ。おそらく、皆さんの経験上では気付かなかった観点に乞うご期待。

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＜記： 村岡如竹＞